利用數字信號狀態機，借助Verilog硬件描述語言實現序列檢測。能夠檢測輸入信號中特定的序列。
資源簡介：這是1個序列檢測器,可以重復檢測序列,在通信方面用的較多
上傳時間： 2013-12-29
上傳用戶：mikesering
資源簡介：right.vhd 序列發生器 s_machine.vhd 序列檢測器 波形圖.doc 程序運行波形
上傳時間： 2015-09-03
上傳用戶：sevenbestfei
資源簡介：《序列檢測器》絕對好用的EDA實驗程序,已經通過測試！VHDL語言編寫
上傳時間： 2014-01-14
上傳用戶：caiiicc
資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA序列檢測器
上傳時間： 2013-12-01
上傳用戶：yyq123456789
資源簡介：用vhdl語言實現序列檢測器的設計 這是學習VHDL語言的經典例子
上傳時間： 2014-11-29
上傳用戶：hzy5825468
資源簡介：用狀態機實現串行序列檢測器的設計 若檢測到串行序列11010則輸出為1 否則輸出為0 并對其進行仿真和硬件測試
上傳時間： 2013-12-30
上傳用戶：xc216
資源簡介：序列發生器,產生一個8位序列號,序列碼可自定義修改,還有一個序列檢測器
上傳時間： 2014-12-21
上傳用戶：fredguo
資源簡介：這是序列檢測器。串行序列產生是指根據時鐘和相應的控制信號，產生穩定的單bit輸出信號；監測器指根據相應時鐘輸入的電平序列，監測該序列中是否存在預設的序列，無論從第幾個輸入開始，只要存在，總能監測到。監測到予以標示。
上傳時間： 2013-12-12
上傳用戶：sammi
資源簡介：本程序實現了一個序列檢測器。當一串待檢測的串行數據進入檢測器后，若此數在每一位的連續檢測中都與預置的密碼數相同，則輸出“A”,否則仍然輸出“B”。
上傳時間： 2016-05-28
上傳用戶：xsnjzljj
資源簡介：一個序列檢測器的設計。程序不是問題，關鍵是理解狀態機的編程思想。
上傳時間： 2013-12-29
上傳用戶：caixiaoxu26
資源簡介：用狀態機實現一序列檢測器，即檢測到串行碼{1110010}后，檢測器輸出1，否則輸出0；
上傳時間： 2013-12-26
上傳用戶：asasasas
資源簡介：序列檢測器可用于檢測一組或多組二進制碼組成的脈沖序列信號，這在數字通信領域中有廣泛的應用。當序列檢測器連續收到一組二進制碼后，如果這組碼與檢測器中預先設置的碼相同，則輸出1，否則輸出0。由于這種檢測的關鍵在于正確碼的收到必須是連續的，這就要求...
上傳時間： 2014-01-14
上傳用戶：hoperingcong
資源簡介：本設計是一個序列檢測器，能夠檢測11位長的系列信號，根據需要可適當擴展其序列長度
上傳時間： 2013-12-05
上傳用戶：athjac
資源簡介：基于VHDL的序列檢測器設計
上傳時間： 2013-12-22
上傳用戶：siguazgb
資源簡介：60進制計數器 序列檢測器 適用于MAX PLUS2程序開發
上傳時間： 2013-12-02
上傳用戶：wuyuying
資源簡介：使用JK觸發器設計111序列檢測器，當檢測到輸入為111時輸出為1，否則為0
上傳時間： 2017-02-28
上傳用戶：LIKE
資源簡介：用Verilog實現的序列檢測器，可以檢測出任意規定序列
上傳時間： 2014-02-21
上傳用戶：lxm
資源簡介：使用狀態機設計一個5位序列檢測器。從一串二進制碼中檢測出一個已預置的5位二進制碼
上傳時間： 2013-12-13
上傳用戶：xz85592677
資源簡介：基于FPGA序列檢測器設計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！
上傳時間： 2021-12-27
上傳用戶：
資源簡介：利用數字信號狀態機，借助Verilog硬件描述語言實現序列檢測。能夠檢測輸入信號中特定的序列。
上傳時間： 2013-05-15
上傳用戶：wang5829
資源簡介：設計功能與要求：從輸入的比特流中檢測出給定的樣本序列。
上傳時間： 2016-06-16
上傳用戶：qinghen
資源簡介： 寫給小白們的FPGA入門設計實驗： 1. 寫在前面的話 ?? 2 2. Lab 1 ： LCD1602 字符顯示設計? 3 2.1. 摘要 2.2. 內容 2.3. 程序 2.4. 結果（問題，解決，體會） 3. Lab 2 ： 4 位減法、加法器設計 3...
上傳時間： 2013-11-05
上傳用戶：silenthink
資源簡介： 寫給小白們的FPGA入門設計實驗： 1. 寫在前面的話 ?? 2 2. Lab 1 ： LCD1602 字符顯示設計? 3 2.1. 摘要 2.2. 內容 2.3. 程序 2.4. 結果（問題，解決，體會） 3. Lab 2 ： 4 位減法、加法器設計 3...
上傳時間： 2013-11-07
上傳用戶：zzbbqq99n
資源簡介：[VHDL經典設計26例]--在xilinx芯片上調試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內部三態總線][8--含清零和同步時鐘使能的4位加法計數器][9--數控分頻器][1...
上傳時間： 2014-09-06
上傳用戶：han_zh
資源簡介：FPGA或CPLD與DAC（DAC0800），產生一個序列檢測器。
上傳時間： 2014-01-10
上傳用戶：txfyddz
資源簡介：工裝設計
上傳時間： 2013-04-15
上傳用戶：eeworm
資源簡介：序列信號發生器與序列信號檢測器的設計詳細版
上傳時間： 2013-11-07
上傳用戶：yeling1919
資源簡介：基于LabVIEW的計算機溫度檢測器設計
上傳時間： 2013-04-15
上傳用戶：eeworm
資源簡介：數字時間序列分析
上傳時間： 2013-07-18
上傳用戶：eeworm
資源簡介：專輯類-數字處理及顯示技術專輯-106冊-9138M 數字時間序列分析-361頁-4.9M.pdf
上傳時間： 2013-06-27
上傳用戶：zhangjt
