相 關(guān) 資 源

• Verilog HDL那些事兒_建模篇v5免費(fèi)下載

  資源簡介：學(xué)習(xí)Verilog HDL 和FPGA 之間，始終會出現(xiàn)一組群體，他們都是徘徊在學(xué)習(xí)的邊緣。 在他們的心中一直回響著這樣的一個問題：“我在學(xué)什么，為什么不管我怎么學(xué)，我都 沒有實(shí)感... ” 沒錯這就是初學(xué)Verilog HDL + FPGA 的心聲。

  標(biāo)簽： FPGA Verilog 建模

  上傳時間： 2016-04-08

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• FPGA那些事兒--TimeQuest靜態(tài)時序分析REV7.0免費(fèi)下載

  資源簡介：FPGA那些事兒--TimeQuest靜態(tài)時序分析REV7.0，F(xiàn)PGA開發(fā)必備技術(shù)資料--262頁。前言這是筆者用兩年構(gòu)思準(zhǔn)備一年之久的筆記，其實(shí)這也是筆者的另一種挑戰(zhàn)。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣，只要針對原理和HDL 內(nèi)容作出解釋即可，雖...

  標(biāo)簽： FPGA TimeQues 靜態(tài)時序分析 Verilog HDL

  上傳時間： 2022-05-02

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• Verilog HDL那些事兒 -- 建模篇 V5.pdf免費(fèi)下載

  資源簡介：讓你從另一個角度看待Verilog建模，感受FPGA開發(fā)的樂趣

  標(biāo)簽： Verilog HDL FPGA

  上傳時間： 2022-06-05

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• Verilog HDL權(quán)威教程免費(fèi)下載

  資源簡介：Verilog HDL權(quán)威教程，建模實(shí)例及語法參考和其他論題

  標(biāo)簽： Verilog HDL 教程

  上傳時間： 2017-04-05

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• Verilog HDL那些事兒-整合篇 高清文字版，FPGA入門好書免費(fèi)下載

  資源簡介：FPGA入門好書，分享一下，內(nèi)容講的深入淺出。

  標(biāo)簽： Verilog hdl FPGA

  上傳時間： 2022-07-23

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• Verilog_HDL_那些事兒_時序篇v2免費(fèi)下載

  資源簡介：好資料，值得學(xué)習(xí)

  標(biāo)簽： Verilog_HDL 時序

  上傳時間： 2013-11-10

  上傳用戶：ssz1990

• Verilog_HDL_那些事兒_時序篇免費(fèi)下載

  資源簡介：很好的，經(jīng)典學(xué)習(xí)資料

  標(biāo)簽： Verilog_HDL 時序

  上傳時間： 2013-10-31

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• Verilog_HDL_那些事兒_時序篇v2免費(fèi)下載

  資源簡介：好資料，值得學(xué)習(xí)

  標(biāo)簽： Verilog_HDL 時序

  上傳時間： 2013-10-31

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• Verilog_HDL_那些事兒_時序篇免費(fèi)下載

  資源簡介：很好的，經(jīng)典學(xué)習(xí)資料

  標(biāo)簽： Verilog_HDL 時序

  上傳時間： 2013-10-10

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• VerilogHDL那些事兒——整合篇免費(fèi)下載

  資源簡介：筆者詳細(xì)的談?wù)撛S多在整合里會出現(xiàn)的微妙思路，如：如何把計(jì)數(shù)器/定時器整合在某個步驟里，從何提升模塊解讀性和擴(kuò)展性。此外，在整合篇還有一個重要的討論，那就是 for，while 和 do ... while 等循環(huán)。這些都是一些順序語言的佼佼者，可是在 Verilog HDL 語...

  標(biāo)簽： Verilogl

  上傳時間： 2022-06-13

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• Verilog HDL 入門教程免費(fèi)下載

  資源簡介：本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并能 夠進(jìn)行一些簡單設(shè)計(jì)的Verilog HDL建模。

  標(biāo)簽： Verilog HDL 入門教程

  上傳時間： 2013-05-16

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• Verilog HDL 數(shù)字設(shè)計(jì)教程(賀敬凱)免費(fèi)下載

  資源簡介：　　Verilog HDL 數(shù)字設(shè)計(jì)教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt） 　　內(nèi)容簡介：介紹了Verilog HDL語言，狀態(tài)機(jī)設(shè)計(jì)，仿真，還有好幾個可綜合設(shè)計(jì)的舉例，除了常見的，還有空調(diào)控制器的設(shè)計(jì)，飲料自動售賣機(jī)的設(shè)計(jì)，AD采樣控...

  標(biāo)簽： Verilog HDL 數(shù)字設(shè)計(jì) 教程

  上傳時間： 2015-01-01

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• 設(shè)計(jì)與驗(yàn)證Verilog HDL（吳繼華）免費(fèi)下載

  資源簡介：　　設(shè)計(jì)與驗(yàn)證Verilog HDL【作者：王誠、吳繼華；出版社：人民郵電出版社】 　　本書以實(shí)例講解的方式對HDL語言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計(jì)流程、語法及建模方式等。

  標(biāo)簽： Verilog HDL

  上傳時間： 2013-11-19

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• Verilog HDL是一種硬件描述語言免費(fèi)下載

  資源簡介：Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模，想學(xué)習(xí)的這個資料對你有用。

  標(biāo)簽： Verilog HDL 硬件描述語言

  上傳時間： 2015-09-02

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• Verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達(dá)式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型免費(fèi)下載

  資源簡介：Verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達(dá)式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗(yàn)證.PDF 12建模實(shí)例.PDF 13語法參考.PDF

  標(biāo)簽： HDL Verilog 模型

  上傳時間： 2013-12-28

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• 這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog HDL 語言的一些基本知識免費(fèi)下載

  資源簡介：這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌 HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并 夠進(jìn)行一些簡單設(shè)計(jì)的Verilog HDL建模。

  標(biāo)簽： Verilog HDL 華為 培訓(xùn)教程

  上傳時間： 2016-05-20

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• 給大家上傳一本非常好的關(guān)于Verilog-hdl的電子書免費(fèi)下載

  資源簡介：給大家上傳一本非常好的關(guān)于Verilog-hdl的電子書，實(shí)用，易懂，易學(xué)。此為第九章---結(jié)構(gòu)建模

  標(biāo)簽： Verilog-hdl 家 電子書

  上傳時間： 2016-05-29

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• Verilog HDL 串口發(fā)送程序免費(fèi)下載

  資源簡介：Verilog HDL 串口發(fā)送程序，在ACTEL Fusion FPGA上實(shí)驗(yàn)成功 ，和大家一起分享！^_^

  標(biāo)簽： Verilog HDL 串口發(fā)送 程序

  上傳時間： 2016-07-17

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• 中文名稱為：硬件描述語言 Verilog（第四版）。講解Verilog HDL的經(jīng)典圖書。Thomas和Moorby編著免費(fèi)下載

  資源簡介：中文名稱為：硬件描述語言 Verilog（第四版）。講解Verilog HDL的經(jīng)典圖書。Thomas和Moorby編著，內(nèi)容涵蓋了:行為建模、并發(fā)進(jìn)程、邏輯級建模、高級時序、邏輯綜合、行為綜合等方面的內(nèi)容。通讀此書后，不需要再讀其他的Verilog書籍。

  標(biāo)簽： Verilog Verilog Thomas Moorby

  上傳時間： 2014-01-07

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• 包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8免費(fèi)下載

  資源簡介：包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8051 MacroCell Databook 三篇51論文: 基于IP 核的PSTN 短消息終端SoC 軟硬件協(xié)同設(shè)計(jì) Embedded TCP/ IP Chip Based on DW8051 Core ...

  標(biāo)簽： DesignWare 8051 Datasheet MacroCell

  上傳時間： 2013-12-21

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• FPGA建模篇免費(fèi)下載

  資源簡介：建模篇：可進(jìn)行Verilog語言基礎(chǔ)性認(rèn)識，快速提升FPGA設(shè)計(jì)能力

  標(biāo)簽： FPGA

  上傳時間： 2020-07-20

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• FPGA那些事兒--Modelsim仿真技經(jīng)典學(xué)習(xí)開發(fā)設(shè)計(jì)經(jīng)驗(yàn)書籍免費(fèi)下載

  資源簡介：FPGA那些事兒--Modelsim仿真技巧REV6.0，經(jīng)典Modelsim學(xué)習(xí)開發(fā)設(shè)計(jì)經(jīng)驗(yàn)書籍-331頁。前言筆者一直以來都在糾結(jié)，自己是否要為仿真編輯相關(guān)的教程呢？一般而言，Modelsim 等價仿真已經(jīng)成為大眾的常識，但是學(xué)習(xí)仿真是否學(xué)習(xí)Modelsim，筆者則是一直保持保留的態(tài)...

  標(biāo)簽： FPGA Modelsim

  上傳時間： 2022-05-02

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• 數(shù)字電路設(shè)計(jì)與Verilog HDL免費(fèi)下載

  資源簡介：本書首先概述了數(shù)字集成電路發(fā)展的歷史與未來，指出了硬件描述語言 ( HDL) 在設(shè)計(jì)數(shù)字電路中所起的作用，并系統(tǒng)概要地講解了Verilog HDL的語法要點(diǎn)。在此基礎(chǔ)上，本書以 Verilog HDL為工具,介紹了幾種描述電路的方法與技巧， 列舉了幾個典型電路的描述實(shí)例， ...

  標(biāo)簽： 數(shù)字電路設(shè)計(jì) Verilog hdl

  上傳時間： 2022-07-11

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• Verilog-HDL的數(shù)字系統(tǒng)設(shè)計(jì)入門教程CPLD篇免費(fèi)下載

  資源簡介：本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識，而不是為了講解 Verilog HDL語言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語法知識和編程思想，我也寫過一個關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5iFPG...

  標(biāo)簽： Verilog-HDL 數(shù)字系統(tǒng) cpld

  上傳時間： 2022-07-18

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• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡介：Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)

  標(biāo)簽： Verilog-HDL 實(shí)踐 應(yīng)用系統(tǒng)

  上傳時間： 2013-08-06

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• 精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解免費(fèi)下載

  資源簡介：精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解

  標(biāo)簽： Verilog HDL IC設(shè)計(jì) 核心技術(shù)

  上傳時間： 2013-07-24

  上傳用戶：eeworm

• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.rar免費(fèi)下載

  資源簡介：專輯類----可編程邏輯器件相關(guān)專輯 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.rar

  標(biāo)簽： Verilog-HDL 18.0 210

  上傳時間： 2013-07-23

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• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.pdf免費(fèi)下載

  資源簡介：專輯類-可編程邏輯器件相關(guān)專輯-96冊-1.77G Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.pdf

  標(biāo)簽： Verilog-HDL 18.0 210

  上傳時間： 2013-04-24

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• 基于Verilog HDL語言的FPGA設(shè)計(jì)免費(fèi)下載

  資源簡介：采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog

  標(biāo)簽： Verilog FPGA HDL 語言

  上傳時間： 2013-07-06

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• Verilog HDL程序設(shè)計(jì)教程免費(fèi)下載

  資源簡介：Verilog HDL程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時間： 2013-05-26

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