您現(xiàn)在的位置是：蟲蟲下載站 > 資源下載 > 源碼 > Verilog源代碼關(guān)于viterbi設(shè)計

Verilog源代碼關(guān)于viterbi設(shè)計

(n, k, N)卷積碼的狀態(tài)數(shù)為2k (N?1) ，對每一時刻要

做2k (N?1) 次“加－比－存”操作，每一操作包括2k 次加法和2k ?1 次比較，同時要保留2k (N?1)

條幸存路徑。由此可見，Viterbi 算法的復(fù)雜度與信道質(zhì)量無關(guān)，其計算量和存儲量都隨約束

長度N 和信息元分組k 呈指數(shù)增長。因此，在約束長度和信息元分組較大時并不適用。

為了充分利用信道信息，提高卷積碼譯碼的可靠性，可以采用軟判決Viterbi 譯碼算法。

此時解調(diào)器不進行判決而是直接輸出模擬量，或是將解調(diào)器輸出波形進行多電平量化，而不

是簡單的 0、1 兩電平量化，然后送往譯碼器。即編碼信道的輸出是沒有經(jīng)過判決的“軟信

息”。

收藏 贊(137) 踩(0)