該文探討了以FPGA(Field Programmable Gates Array)為平臺,使用HDL(Hardware Description Language)語言設(shè)計并實現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標準的圖象壓縮芯片.在簡要介紹JPEG基本模式標準和FPGA設(shè)計流程的基礎(chǔ)上,針對JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點,提出了一種新的改進結(jié)構(gòu).JPEG基本模式硬件編碼器改進結(jié)構(gòu)的設(shè)計思想、設(shè)計結(jié)構(gòu)和Verilog設(shè)計實現(xiàn)在其后章節(jié)中進行了詳細闡述,并分別給出了改進結(jié)構(gòu)中各個模塊的單獨測試結(jié)果.在該文的測試部分,闡述利用實際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標,并與軟件壓縮的速度和結(jié)果做了對比,提出了未來的改進建議.
