現(xiàn)代IC設(shè)計中，隨著設(shè)計規(guī)模的擴(kuò)大和復(fù)雜度的增長，驗(yàn)證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計中，很難用單一的驗(yàn)證方法來對復(fù)雜芯片進(jìn)行有效的驗(yàn)證，為了將設(shè)計錯誤減少到可接受的最小量，需要將一系列的驗(yàn)證方法和工具結(jié)合起來。 在64位全定制嵌入式CPU設(shè)計過程中，使用了多種驗(yàn)證技術(shù)和方法，并將FPGA驗(yàn)證作為ASIC驗(yàn)證的重要補(bǔ)充，加強(qiáng)了設(shè)計正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu)，結(jié)合選用的Xilinx的Virtex<'lM>-4系列XC4VLX60器件，制定了FPGA驗(yàn)證策略。根據(jù)64位CPU設(shè)計的特點(diǎn)，分析和研究了FPGA驗(yàn)證平臺建立中所遇到的問題：RTL代碼的分割和轉(zhuǎn)換，F(xiàn)PGA實(shí)現(xiàn)中的問題和最后的調(diào)試。通過選取合適的器件和工具，根據(jù)所定制的驗(yàn)證策略實(shí)現(xiàn)了基于FPGA的64位CPU驗(yàn)證環(huán)境，并利用所建立的驗(yàn)證環(huán)境對CPU進(jìn)行驗(yàn)證，包括用ChipScope進(jìn)行信號追蹤、基于串口的調(diào)試機(jī)制及用Perl實(shí)現(xiàn)驗(yàn)證的自動化處理。 最后對目前論文工作進(jìn)行了總結(jié)，得出了一些FPGA驗(yàn)證工作的初步認(rèn)識。并提出了下一步工作的方向。

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