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基于FPGA的ADC并行測試方法研究

  • 資源大小:4654 K
  • 上傳時間: 2013-06-07
  • 上傳用戶:xiazaichongchon
  • 資源積分:2 下載積分
  • 標      簽: FPGA ADC 并行測試 方法研究

資 源 簡 介

高性能ADC產品的出現,給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化,減少了單個ADC的平均測試時間,從而降低ADC測試成本。本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上,總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法,并對2個ADC在不同樣本數條件下進行并行測試。    本研究通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統,完成了音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent33220A任意信號發生器提供模擬激勵信號,共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道,并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊,并行地實現了ADC參數的評估算法。在樣本數分別為128和4096的實驗條件下,對WM8731L片內2個被測.ADC并行地進行參數評估,被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明,通過在FPGA內配置2個獨立的參數計算模塊,可并行地實現對2個相同ADC的參數評估,減小單個ADC的平均測試時間。FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制,就可實現多個被測ADC在同一時刻并行地被評估,配置靈活。基于FPGA的ADC并行測試方法易于實現,具有可行性,但由于噪聲的影響,測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。

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