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圖像縮放算法的研究與FPGA設(shè)計(jì).rar

  • 資源大小:5857 K
  • 上傳時(shí)間: 2013-05-30
  • 上傳用戶:haozhang230
  • 資源積分:2 下載積分
  • 標(biāo)      簽: FPGA 圖像 法的研究

資 源 簡(jiǎn) 介

Scaler是平板顯示器件(FPD,F(xiàn)lat Panel Display)中的重要組成部分,它將輸入源圖像信號(hào)轉(zhuǎn)換成與顯示屏固定分辨率一致的信號(hào),并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過(guò)程的基礎(chǔ)上,采用自上而下(Top-down)的設(shè)計(jì)方法,給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放,且縮放模式可調(diào),也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分,它是scaler中的主要運(yùn)算單元,完成圖像縮放的基本功能,它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣,也是控制芯片成本的關(guān)鍵。因此,本文從縮放內(nèi)核的結(jié)構(gòu)入手,對(duì)scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì);通過(guò)對(duì)圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法,并對(duì)其計(jì)算進(jìn)行分析和簡(jiǎn)化,降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中,采用列縮放與行縮放分開(kāi)處理的結(jié)構(gòu),使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢(shì)在于:行列縮放可以同時(shí)進(jìn)行,數(shù)據(jù)處理的可靠性高、速度快:內(nèi)核結(jié)構(gòu)簡(jiǎn)單明了,數(shù)據(jù)緩沖區(qū)大小合適,便于設(shè)計(jì)。此外,本文還介紹了其他輔助模塊的設(shè)計(jì),包括DVI接口信號(hào)處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號(hào)檢測(cè)與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對(duì)各模塊進(jìn)行了RTL級(jí)描述,并使用Quartus II7.2進(jìn)行了邏輯仿真,最后使用Altera公司的FPGA芯片來(lái)進(jìn)行驗(yàn)證。通過(guò)邏輯驗(yàn)證和系統(tǒng)仿真,證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對(duì)于不同分辨率的圖像,均可以在顯示屏上得到穩(wěn)定的顯示。

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