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應(yīng)用VHDL基于FPGA設(shè)計FIR濾波器

  • 資源大小:1818 K
  • 上傳時間: 2013-04-24
  • 上傳用戶:asd6220148
  • 資源積分:2 下載積分
  • 標(biāo)      簽: VHDL FPGA FIR 濾波器

資 源 簡 介

伴隨高速DSP技術(shù)的廣泛應(yīng)用,實(shí)時快速可靠地進(jìn)行數(shù)字信號處理成為用戶追求的目標(biāo)。同時,由于可編程器件在速度和集成度方面的飛速提高,使得利用硬件實(shí)現(xiàn)數(shù)字信號實(shí)時快速可靠處理有了新的途徑。 FIR濾波器是數(shù)字信號處理中常用部件,它的最大優(yōu)點(diǎn)在于:設(shè)計任何幅頻特性時,可以具有嚴(yán)格的線性相位,這一點(diǎn)對數(shù)字信號的實(shí)時處理非常關(guān)鍵。 FPGA是常用的可編程器件,它所具有的查找表結(jié)構(gòu)非常適用于實(shí)現(xiàn)實(shí)時快速可靠的FIR濾波器,在加上VHDL語言靈活的描述方法以及與硬件無關(guān)的特點(diǎn),使得使用VHDL語言基于FPGA芯片實(shí)現(xiàn)FIR濾波器成為研究的方向。 本文對基于FPGA的FIR數(shù)字濾波器實(shí)現(xiàn)進(jìn)行了研究,并設(shè)計了一個16階的FIR低通濾波器。所做的主要工作為: 1.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法作為濾波器的硬件實(shí)現(xiàn)算法,并對其進(jìn)行了詳細(xì)的討論。針對分布式算法中查找表規(guī)模過大的缺點(diǎn),采用多塊查找表的方式減小硬件規(guī)模。 2.在設(shè)計中采用了自頂向下的層次化、模塊化的設(shè)計思想,將整個濾波器劃分為多個模塊,利用VHDL語言的描述方法進(jìn)行了各個功能模塊的設(shè)計,最終完成了FIR數(shù)字濾波器的系統(tǒng)設(shè)計。 3.采用FLEX10K系列器件實(shí)現(xiàn)一個16階的FIR低通濾波器的設(shè)計實(shí)例,用MAX+PLUSII軟件進(jìn)行了仿真,并用MATLAB對仿真結(jié)果進(jìn)行了分析,證明所設(shè)計的FIR數(shù)字濾波器功能正確。 仿真結(jié)果表明,本論文所設(shè)計的FIR濾波器硬件規(guī)模較小,采樣率達(dá)到了17.73MHz。同時只要將查找表進(jìn)行相應(yīng)的改動,就能分別實(shí)現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設(shè)計的靈活性。

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