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維特比譯碼的FPGA實(shí)現(xiàn)

  • 資源大?。?/b>1447 K
  • 上傳時(shí)間: 2013-07-02
  • 上傳用戶:ybsscauc
  • 資源積分:2 下載積分
  • 標(biāo)      簽: FPGA 譯碼

資 源 簡(jiǎn) 介

卷積編碼是深空通信系統(tǒng)和無(wú)線通信系統(tǒng)中常用的一種編碼方式。Viterbi碼算法是卷積碼的一種最大似然譯碼算法,它按照最大似然譯碼準(zhǔn)則,在網(wǎng)格圖上找出一條最大似然路徑來(lái)得到譯碼結(jié)果。本設(shè)計(jì)的主要內(nèi)容是3比特軟判決Viterbi譯碼器的FPGA實(shí)現(xiàn),設(shè)計(jì)是采用硬件VHDL語(yǔ)言來(lái)完成,并在ModelSim和Quartus Ⅱ軟件環(huán)境下進(jìn)行編譯和仿真。在論文中介紹了Viterbi譯碼器的各模塊的各種算法,并著重介紹了本設(shè)計(jì)所采用的具體方法,通過(guò)仿真和測(cè)試,驗(yàn)證了設(shè)計(jì)的正確性。最后,介紹了Viterbi譯碼器在未來(lái)通信中的發(fā)展和應(yīng)用。

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