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riscv課程設計報告

  • 資源大小:745 K
  • 上傳時間: 2020-03-20
  • 上傳用戶:wssss
  • 資源積分:2 下載積分
  • 標      簽: riscv 報告

資 源 簡 介

riscv課程設計報告,用 Verilog HDL 語言實現一個五級流水線的 RISC-V 的指令子集,并在仿真軟件上加載要求的測試程序和數據,仿真結果正確。只設計 CPU 流水線,不要求設計 Cache 控制器(即不考慮 cache 相聯關系)。 CPU中需要的I-Cache,D-Cache用兩個有限容量的片內RAM仿真代替

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