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• 模5計數器verilog免費下載

  資源簡介：verilog語言設計模5計數器，包括源程序和仿真程序，vivado軟件可直接下載運行。

  標簽： verilog 模 計數器

  上傳時間： 2020-05-05

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• 用vhdl語言實現模可變計數器的設計 這是學習VHDL語言的經典例子免費下載

  資源簡介：用vhdl語言實現模可變計數器的設計 這是學習VHDL語言的經典例子

  標簽： vhdl VHDL 語言 模

  上傳時間： 2013-12-27

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• 模可變計數器,可實現模2模8模10模16,異步清零,模可變加減計數免費下載

  資源簡介：模可變計數器,可實現模2模8模10模16,異步清零,模可變加減計數

  標簽： 模 16 減 計數器

  上傳時間： 2013-11-25

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• 該實驗設計模60計數器免費下載

  資源簡介：該實驗設計模60計數器，并通過數碼管進行顯示，最后實現秒表的功能。7段數碼管采用共陰極數碼管，如圖1所示，當某段接有高電平時該段將發光。

  標簽： 實驗 模 計數器

  上傳時間： 2014-01-18

  上傳用戶：aa54

• 用硬件描述語言(或混合原理圖)設計模24計數器模塊、4-7顯示譯碼模塊、頂層模塊。免費下載

  資源簡介：用硬件描述語言(或混合原理圖)設計模24計數器模塊、4-7顯示譯碼模塊、頂層模塊。

  標簽： 模塊 硬件描述語言 原理圖 模

  上傳時間： 2016-08-02

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• 利用計數器和分頻器設計一個實時的時鐘。一共需要1個模24計數器、2個模6計數器、2個模10計數器、一個生成1Hz的分頻器和6個數碼管解碼器。最終用HEX5~HEX4顯示小時（0~23）免費下載

  資源簡介：利用計數器和分頻器設計一個實時的時鐘。一共需要1個模24計數器、2個模6計數器、2個模10計數器、一個生成1Hz的分頻器和6個數碼管解碼器。最終用HEX5~HEX4顯示小時（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。

  標簽： HEX 計數器 模 1Hz

  上傳時間： 2014-12-20

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• VIP專區-嵌入式/單片機編程源碼精選合集系列（88）免費下載

  資源簡介：彈簧掛鎖設計--MSC.ADAMS View使用入門練習

  標簽： ADAMS View MSC 彈簧

  上傳時間： 2013-06-18

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• VIP專區-嵌入式/單片機編程源碼精選合集系列（133）免費下載

  資源簡介：智能卡技術與應用

  標簽： 智能卡技術

  上傳時間： 2013-06-24

  上傳用戶：eeworm

• 基于Multisim的計數器設計仿真免費下載

  資源簡介：計數器是常用的時序邏輯電路器件，文中介紹了以四位同步二進制集成計數器74LS161和異步二-五-十模值計數器74LS290為主要芯片，設計實現了任意模值計數器電路，并用Multisim軟件進行了仿真。仿真驗證了設計的正確性和可靠性，設計與仿真結果表明，中規模集成計...

  標簽： Multisim 計數器 仿真

  上傳時間： 2014-12-23

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• （1）S2S1=00時免費下載

  資源簡介：（1）S2S1=00時，實現模3計數，觸發器的狀態一次0→1→2→0； （2）S2S1=01時，實現模5計數，觸發器的狀態一次0→1→2→3→4→0； (3) S2S1=10時，實現模7計數，觸發器的狀態一次0→1→2→3→4→5→6→0； (4) S2S1=11時，實現模7計數，觸發器的狀態一次0...

  標簽： 00

  上傳時間： 2014-01-04

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• Xilinx公司 FPGA開發實用教程 -800頁免費下載

  資源簡介：Xilinx公司 FPGA開發實用教程 -800頁第1章 FPGA開發簡介 更多.. 本章主要介紹FPGA的起源、發展歷史、芯片結構、工作原理、開發流程以及Xilinx公司的主要可編程芯片，為讀 者提供FPGA系統設計的基礎知識。 第1節 可編程邏輯器件基礎 第3節 基于FPGA的開發流程 ...

  標簽： fpga

  上傳時間： 2022-03-25

  上傳用戶：20125101110

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  資源簡介：基于verilog-HDL的硬件電路的實現 9.3 脈沖計數與顯示 　　9.3.1 脈沖計數器的工作原理 　　9.3.2 計數模塊的設計與實現 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環語句的使用方法 　　9.3.5 系統函數$random的使用方法 　　9.3.6 脈...

  標簽： verilog-HDL parameter 9.3 硬件電路

  上傳時間： 2013-12-14

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• ADS8329 verilog fpga 驅動源碼 2.7V 至 5.5V 16 位 1MSPS 串免費下載

  資源簡介：ADS8329 verilog fpga 驅動源碼，2.7V 至 5.5V 16 位 1MSPS 串行模數轉換器 ADC芯片ADS8329數據采集的verilog代碼，已經用在工程中，可以做為你的設計參考。( input clock,? input timer_clk_r, input reset,? output reg sample_over,? output reg ad_con...

  標簽： ads8329 verilog fpga 驅動

  上傳時間： 2022-01-30

  上傳用戶：1208020161

• 現代集成電路實用手冊-計數器-分頻器-鎖存器-驅動器分冊-338頁-5.7M.pdf免費下載

  資源簡介：專輯類-器件數據手冊專輯-120冊-2.15G 現代集成電路實用手冊-計數器-分頻器-鎖存器-驅動器分冊-338頁-5.7M.pdf

  標簽： 338 5.7 集成電路

  上傳時間： 2013-04-24

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• 單片機應用技術選編10免費下載

  資源簡介：單片機應用技術選編10 目錄 第一章 專題論述1.1 嵌入式系統的技術發展和我們的機遇(2)1.2 一種新的電路設計和實現方法——進化硬件(8)1.3 從8/16位機到32位機的系統設計(13)1.4 混合SoC設計(18)1.5 AT24系列存儲器數據串并轉換接口的IP核設計(23)1.6 低能耗嵌...

  標簽： 單片機 應用技術

  上傳時間： 2013-12-04

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• 減1計數器 一、設計要求 用verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能免費下載

  資源簡介：減1計數器 一、設計要求 用verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。 二、設計原理 輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖...

  標簽： verilog 計數器 HDL 減

  上傳時間： 2015-03-28

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• 這些是verilog編程實例5,僅供參考免費下載

  資源簡介：這些是verilog編程實例5,僅供參考

  標簽： verilog 編程實例

  上傳時間： 2015-05-04

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  上傳時間： 2015-05-22

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  標簽： verilog hdl 計數器 編寫

  上傳時間： 2013-12-18

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  資源簡介：用verilog實現單片機計數器 用verilog實現單片機計數器

  標簽： verilog 單片機 計數器

  上傳時間： 2013-12-21

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  上傳時間： 2015-07-18

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• 一個用verilogHDL語言編寫的模6的二進制計數器免費下載

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  上傳時間： 2015-07-22

  上傳用戶：sjyy1001

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  上傳時間： 2014-01-14

  上傳用戶：tzl1975

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  上傳時間： 2014-12-21

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  標簽： 8250 MSC 51 單片機

  上傳時間： 2014-11-10

  上傳用戶：xiaodu1124

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  標簽： HelloWorldSwing HtmlDemo Swing TextS

  上傳時間： 2014-01-20

  上傳用戶：lhw888

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  標簽： VHDL 源代碼 模 計數器

  上傳時間： 2013-12-25

  上傳用戶：zxc23456789

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  標簽： verilog-HDL 周期 9.5 脈沖

  上傳時間： 2015-09-16

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• 基于verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理 　　9.6.2 高低電平持續時間測量模免費下載

  資源簡介：基于verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理 　　9.6.2 高低電平持續時間測量模塊的設計與實現 　　9.6.3 改進型高低電平持續時間測量模塊的設計與實現 　　...

  標簽： verilog-HDL 低電平 9.6 時間測量

  上傳時間： 2013-11-30

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• 用verilog硬件描述語言編寫的16位數模轉換器的源代碼免費下載

  資源簡介：用verilog硬件描述語言編寫的16位數模轉換器的源代碼，可以綜合

  標簽： verilog 硬件描述語言 數模轉換器 源代碼

  上傳時間： 2015-09-22

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