相 關(guān) 資 源

• 模5計數(shù)器verilog免費下載

  資源簡介：verilog語言設(shè)計模5計數(shù)器，包括源程序和仿真程序，vivado軟件可直接下載運行。

  標簽： verilog 模 計數(shù)器

  上傳時間： 2020-05-05

  上傳用戶：may14

• 用vhdl語言實現(xiàn)模可變計數(shù)器的設(shè)計 這是學習VHDL語言的經(jīng)典例子免費下載

  資源簡介：用vhdl語言實現(xiàn)模可變計數(shù)器的設(shè)計 這是學習VHDL語言的經(jīng)典例子

  標簽： vhdl VHDL 語言 模

  上傳時間： 2013-12-27

  上傳用戶：dongbaobao

• 模可變計數(shù)器,可實現(xiàn)模2模8模10模16,異步清零,模可變加減計數(shù)免費下載

  資源簡介：模可變計數(shù)器,可實現(xiàn)模2模8模10模16,異步清零,模可變加減計數(shù)

  標簽： 模 16 減 計數(shù)器

  上傳時間： 2013-11-25

  上傳用戶：Ants

• 該實驗設(shè)計模60計數(shù)器免費下載

  資源簡介：該實驗設(shè)計模60計數(shù)器，并通過數(shù)碼管進行顯示，最后實現(xiàn)秒表的功能。7段數(shù)碼管采用共陰極數(shù)碼管，如圖1所示，當某段接有高電平時該段將發(fā)光。

  標簽： 實驗 模 計數(shù)器

  上傳時間： 2014-01-18

  上傳用戶：aa54

• 用硬件描述語言(或混合原理圖)設(shè)計模24計數(shù)器模塊、4-7顯示譯碼模塊、頂層模塊。免費下載

  資源簡介：用硬件描述語言(或混合原理圖)設(shè)計模24計數(shù)器模塊、4-7顯示譯碼模塊、頂層模塊。

  標簽： 模塊 硬件描述語言 原理圖 模

  上傳時間： 2016-08-02

  上傳用戶：pinksun9

• 利用計數(shù)器和分頻器設(shè)計一個實時的時鐘。一共需要1個模24計數(shù)器、2個模6計數(shù)器、2個模10計數(shù)器、一個生成1Hz的分頻器和6個數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時（0~23）免費下載

  資源簡介：利用計數(shù)器和分頻器設(shè)計一個實時的時鐘。一共需要1個模24計數(shù)器、2個模6計數(shù)器、2個模10計數(shù)器、一個生成1Hz的分頻器和6個數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。

  標簽： HEX 計數(shù)器 模 1Hz

  上傳時間： 2014-12-20

  上傳用戶：dbs012280

• VIP專區(qū)-嵌入式/單片機編程源碼精選合集系列（88）免費下載

  資源簡介：彈簧掛鎖設(shè)計--MSC.ADAMS View使用入門練習

  標簽： ADAMS View MSC 彈簧

  上傳時間： 2013-06-18

  上傳用戶：eeworm

• VIP專區(qū)-嵌入式/單片機編程源碼精選合集系列（133）免費下載

  資源簡介：智能卡技術(shù)與應(yīng)用

  標簽： 智能卡技術(shù)

  上傳時間： 2013-06-24

  上傳用戶：eeworm

• 基于Multisim的計數(shù)器設(shè)計仿真免費下載

  資源簡介：計數(shù)器是常用的時序邏輯電路器件，文中介紹了以四位同步二進制集成計數(shù)器74LS161和異步二-五-十模值計數(shù)器74LS290為主要芯片，設(shè)計實現(xiàn)了任意模值計數(shù)器電路，并用Multisim軟件進行了仿真。仿真驗證了設(shè)計的正確性和可靠性，設(shè)計與仿真結(jié)果表明，中規(guī)模集成計...

  標簽： Multisim 計數(shù)器 仿真

  上傳時間： 2014-12-23

  上傳用戶：Vici

• （1）S2S1=00時免費下載

  資源簡介：（1）S2S1=00時，實現(xiàn)模3計數(shù)，觸發(fā)器的狀態(tài)一次0→1→2→0； （2）S2S1=01時，實現(xiàn)模5計數(shù)，觸發(fā)器的狀態(tài)一次0→1→2→3→4→0； (3) S2S1=10時，實現(xiàn)模7計數(shù)，觸發(fā)器的狀態(tài)一次0→1→2→3→4→5→6→0； (4) S2S1=11時，實現(xiàn)模7計數(shù)，觸發(fā)器的狀態(tài)一次0...

  標簽： 00

  上傳時間： 2014-01-04

  上傳用戶：kikye

• Xilinx公司 FPGA開發(fā)實用教程 -800頁免費下載

  資源簡介：Xilinx公司 FPGA開發(fā)實用教程 -800頁第1章 FPGA開發(fā)簡介 更多.. 本章主要介紹FPGA的起源、發(fā)展歷史、芯片結(jié)構(gòu)、工作原理、開發(fā)流程以及Xilinx公司的主要可編程芯片，為讀 者提供FPGA系統(tǒng)設(shè)計的基礎(chǔ)知識。 第1節(jié) 可編程邏輯器件基礎(chǔ) 第3節(jié) 基于FPGA的開發(fā)流程 ...

  標簽： fpga

  上傳時間： 2022-03-25

  上傳用戶：20125101110

• 基于verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用免費下載

  資源簡介：基于verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標簽： verilog-HDL parameter 9.3 硬件電路

  上傳時間： 2013-12-14

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• ADS8329 verilog fpga 驅(qū)動源碼 2.7V 至 5.5V 16 位 1MSPS 串免費下載

  資源簡介：ADS8329 verilog fpga 驅(qū)動源碼，2.7V 至 5.5V 16 位 1MSPS 串行模數(shù)轉(zhuǎn)換器 ADC芯片ADS8329數(shù)據(jù)采集的verilog代碼，已經(jīng)用在工程中，可以做為你的設(shè)計參考。( input clock,? input timer_clk_r, input reset,? output reg sample_over,? output reg ad_con...

  標簽： ads8329 verilog fpga 驅(qū)動

  上傳時間： 2022-01-30

  上傳用戶：1208020161

• 現(xiàn)代集成電路實用手冊-計數(shù)器-分頻器-鎖存器-驅(qū)動器分冊-338頁-5.7M.pdf免費下載

  資源簡介：專輯類-器件數(shù)據(jù)手冊專輯-120冊-2.15G 現(xiàn)代集成電路實用手冊-計數(shù)器-分頻器-鎖存器-驅(qū)動器分冊-338頁-5.7M.pdf

  標簽： 338 5.7 集成電路

  上傳時間： 2013-04-24

  上傳用戶：kiklkook

• 單片機應(yīng)用技術(shù)選編10免費下載

  資源簡介：單片機應(yīng)用技術(shù)選編10 目錄 第一章 專題論述1.1 嵌入式系統(tǒng)的技術(shù)發(fā)展和我們的機遇(2)1.2 一種新的電路設(shè)計和實現(xiàn)方法——進化硬件(8)1.3 從8/16位機到32位機的系統(tǒng)設(shè)計(13)1.4 混合SoC設(shè)計(18)1.5 AT24系列存儲器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核設(shè)計(23)1.6 低能耗嵌...

  標簽： 單片機 應(yīng)用技術(shù)

  上傳時間： 2013-12-04

  上傳用戶：vmznxbc

• 減1計數(shù)器 一、設(shè)計要求 用verilog HDL語言設(shè)計一個計數(shù)器。 要求計數(shù)器具有異步置位/復(fù)位功能免費下載

  資源簡介：減1計數(shù)器 一、設(shè)計要求 用verilog HDL語言設(shè)計一個計數(shù)器。 要求計數(shù)器具有異步置位/復(fù)位功能，可以進行自增和自減計數(shù)，其計數(shù)周期為2^N（N為二進制位數(shù)）。 二、設(shè)計原理 輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當前計數(shù)器數(shù)據(jù)輸出； clock：時鐘脈沖...

  標簽： verilog 計數(shù)器 HDL 減

  上傳時間： 2015-03-28

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• 這些是verilog編程實例5,僅供參考免費下載

  資源簡介：這些是verilog編程實例5,僅供參考

  標簽： verilog 編程實例

  上傳時間： 2015-05-04

  上傳用戶：hfmm633

• 中文版verilog HDL簡明教程 第1章 簡介 第2章 HDL指南 第3章 verilog語言要素 第4章 表 達 式 第5章 門電平模型化免費下載

  資源簡介：中文版verilog HDL簡明教程 第1章 簡介 第2章 HDL指南 第3章 verilog語言要素 第4章 表 達 式 第5章 門電平模型化

  標簽： verilog HDL 簡明教程 電平

  上傳時間： 2015-05-22

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• 計數(shù)器 同步異步預(yù)置數(shù)清零 verilog hdl 編寫免費下載

  資源簡介：計數(shù)器 同步異步預(yù)置數(shù)清零 verilog hdl 編寫

  標簽： verilog hdl 計數(shù)器 編寫

  上傳時間： 2013-12-18

  上傳用戶：鳳臨西北

• 用verilog實現(xiàn)單片機計數(shù)器 用verilog實現(xiàn)單片機計數(shù)器免費下載

  資源簡介：用verilog實現(xiàn)單片機計數(shù)器 用verilog實現(xiàn)單片機計數(shù)器

  標簽： verilog 單片機 計數(shù)器

  上傳時間： 2013-12-21

  上傳用戶：h886166

• verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。免費下載

  資源簡介：verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。

  標簽： verilog HDL 語言 編寫

  上傳時間： 2015-07-18

  上傳用戶：yulg

• 一個用verilogHDL語言編寫的模6的二進制計數(shù)器免費下載

  資源簡介：一個用verilogHDL語言編寫的模6的二進制計數(shù)器

  標簽： verilogHDL 語言 編寫 模

  上傳時間： 2015-07-22

  上傳用戶：sjyy1001

• 本程式為使用verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經(jīng)過系統(tǒng)驗證.免費下載

  資源簡介：本程式為使用verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經(jīng)過系統(tǒng)驗證.

  標簽： DRAM verilog 控制 程式

  上傳時間： 2014-01-14

  上傳用戶：tzl1975

• 一個32位微處理器的verilog實現(xiàn)源代脈,采用5級流水線和cache技術(shù).免費下載

  資源簡介：一個32位微處理器的verilog實現(xiàn)源代脈,采用5級流水線和cache技術(shù).

  標簽： verilog cache 微處理器 流水線

  上傳時間： 2014-12-21

  上傳用戶：yimoney

• 單片機MSC51設(shè)計的5個源程序：1、數(shù)據(jù)排序2、多功能數(shù)字鐘設(shè)計3、P1口循環(huán)亮燈設(shè)計4、脈沖計數(shù)器5、8250芯片串口擴展。另附程序詳細介紹。免費下載

  資源簡介：單片機MSC51設(shè)計的5個源程序：1、數(shù)據(jù)排序2、多功能數(shù)字鐘設(shè)計3、P1口循環(huán)亮燈設(shè)計4、脈沖計數(shù)器5、8250芯片串口擴展。另附程序詳細介紹。

  標簽： 8250 MSC 51 單片機

  上傳時間： 2014-11-10

  上傳用戶：xiaodu1124

• java圖形用戶界面 6.1 HelloWorldSwing 6.2 按鈕計數(shù)器 6.3 Swing按鈕 6.4 溫度轉(zhuǎn)換器 6.5 HtmlDemo 6.6 投票器 6.7 TextS免費下載

  資源簡介：java圖形用戶界面 6.1 HelloWorldSwing 6.2 按鈕計數(shù)器 6.3 Swing按鈕 6.4 溫度轉(zhuǎn)換器 6.5 HtmlDemo 6.6 投票器 6.7 TextSamplerDemo 6.8 Swing菜單 6.9 文件對話框 6.10 月相 6.11 單位轉(zhuǎn)換器 6.12 Swing動畫

  標簽： HelloWorldSwing HtmlDemo Swing TextS

  上傳時間： 2014-01-20

  上傳用戶：lhw888

• VHDL源代碼.設(shè)計一個模為4的計數(shù)器免費下載

  資源簡介：VHDL源代碼.設(shè)計一個模為4的計數(shù)器，并在實驗箱上用七段數(shù)碼管顯示結(jié)果

  標簽： VHDL 源代碼 模 計數(shù)器

  上傳時間： 2013-12-25

  上傳用戶：zxc23456789

• 基于verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標簽： verilog-HDL 周期 9.5 脈沖

  上傳時間： 2015-09-16

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• 基于verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模免費下載

  資源簡介：基于verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　9.6.3 改進型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　...

  標簽： verilog-HDL 低電平 9.6 時間測量

  上傳時間： 2013-11-30

  上傳用戶：chenlong

• 用verilog硬件描述語言編寫的16位數(shù)模轉(zhuǎn)換器的源代碼免費下載

  資源簡介：用verilog硬件描述語言編寫的16位數(shù)模轉(zhuǎn)換器的源代碼，可以綜合

  標簽： verilog 硬件描述語言 數(shù)模轉(zhuǎn)換器 源代碼

  上傳時間： 2015-09-22

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