純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構(gòu)成單片系統(tǒng)，也不實(shí)用。這里介紹由八位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的八位乘法器，具有一定的實(shí)用價(jià)值，而且由FPGA構(gòu)成實(shí)驗(yàn)系統(tǒng)后，可以很容易的用ASIC大型集成芯片來完成，性價(jià)比高，可操作性強(qiáng)。
資源簡介：純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構(gòu)成單片系統(tǒng)，也不實(shí)用。這里介紹由八位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的八位乘法器，具有一定的實(shí)用價(jià)值，而且由FPGA構(gòu)成實(shí)驗(yàn)...
上傳時(shí)間： 2017-02-03
上傳用戶：xzt
資源簡介：基于java的一個(gè)分詞程序 速度比較快 精確度比較高
上傳時(shí)間： 2014-08-17
上傳用戶：龍飛艇
資源簡介：vhdl語言的100個(gè)例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù)
上傳時(shí)間： 2013-12-13
上傳用戶：古谷仁美
資源簡介：用C語言實(shí)現(xiàn)的乘法器
上傳時(shí)間： 2013-12-08
上傳用戶：moerwang
資源簡介：嵌入式系統(tǒng)的乘法器試驗(yàn)報(bào)告 包括源代碼 用VHDl語言編寫
上傳時(shí)間： 2013-12-26
上傳用戶：wang5829
資源簡介：自已寫的一個(gè)16X16的乘法器，速度比較慢。初學(xué)者練習(xí)練習(xí)！
上傳時(shí)間： 2015-03-31
上傳用戶：love1314
資源簡介：這個(gè)是用vhdl編寫的乘法器,僅僅供大家參考
上傳時(shí)間： 2015-05-06
上傳用戶：我們的船長
資源簡介：一種可以完成16位有符號(hào)／無符號(hào)二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法，簡化了部分積的符號(hào)擴(kuò)展，采用Wallace樹和超前進(jìn)位加法器來進(jìn)一步提高電路的運(yùn)算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個(gè)設(shè)計(jì)用VHDL語言實(shí)現(xiàn)。
上傳時(shí)間： 2013-12-23
上傳用戶：skfreeman
資源簡介：該源碼實(shí)現(xiàn)了一個(gè)8*8位的乘法器，在實(shí)現(xiàn)的過程中用到了宏單元
上傳時(shí)間： 2013-12-28
上傳用戶：bakdesec
資源簡介：12乘12的乘法器 采用adhl語言編寫
上傳時(shí)間： 2014-01-11
上傳用戶：silenthink
資源簡介：８＊８的乘法器verilog源代碼,經(jīng)過編譯仿真的，絕對(duì)真確，對(duì)初學(xué)者很有幫助
上傳時(shí)間： 2014-01-14
上傳用戶：txfyddz
資源簡介：一個(gè)用VerilogHDL語言編寫的8X8的乘法器
上傳時(shí)間： 2015-07-22
上傳用戶：teddysha
資源簡介：用VHDL語言編寫的三位二進(jìn)制的乘法器，其原理是每位相乘后再錯(cuò)位相加
上傳時(shí)間： 2014-08-31
上傳用戶：66666
資源簡介：~~~ ~~~ ~32*32的乘法器
上傳時(shí)間： 2015-10-28
上傳用戶：jhksyghr
資源簡介：一個(gè)用VHDL語言編寫的乘法器程序，望大家多多支持啊。
上傳時(shí)間： 2015-12-09
上傳用戶：hewenzhi
資源簡介：介紹了幾種常用的乘法器的設(shè)計(jì)，carry_save_mult，ripple_carry_mult等，壓縮包中包含結(jié)構(gòu)流程圖，用verilogHDL語言，采用modelsim仿真驗(yàn)證
上傳時(shí)間： 2013-12-19
上傳用戶：pompey
資源簡介：浮點(diǎn)型的乘法器,采用VHDL語言描述浮點(diǎn)型的乘法器,文中包含測(cè)試文件
上傳時(shí)間： 2013-12-16
上傳用戶：asdfasdfd
資源簡介：使用硬件實(shí)現(xiàn),效率較高的乘法器,通過FPGA驗(yàn)證的
上傳時(shí)間： 2013-12-10
上傳用戶：龍飛艇
資源簡介：脈動(dòng)乘法器：一個(gè)GF(2m)域上的Digit-Serial 脈動(dòng)結(jié)構(gòu)（Systolic）的乘法器
上傳時(shí)間： 2014-11-24
上傳用戶：youth25
資源簡介：8*8乘法器及其測(cè)試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個(gè)作用：第一個(gè)是在求部分積單元時(shí)，當(dāng)編碼為3x時(shí)用來輸出部分積；另外一個(gè)是在將部分積加起來時(shí)，求3到6位時(shí)所用到。 2． ultiplier_quick_add_5...
上傳時(shí)間： 2016-07-12
上傳用戶：zhaiye
資源簡介：xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼 超前進(jìn)位加法
上傳時(shí)間： 2016-10-17
上傳用戶：ve3344
資源簡介：verilog 寫的兩種方式的乘法器 不錯(cuò)!
上傳時(shí)間： 2016-12-12
上傳用戶：一諾88
資源簡介：橢圓曲線加密算法中的乘法器的生成，主要功能是實(shí)現(xiàn)在素域上的多項(xiàng)式模P(大素?cái)?shù)）乘的運(yùn)算。
上傳時(shí)間： 2014-06-11
上傳用戶：waizhang
資源簡介：RS(204,188)譯碼器的設(shè)計(jì) 異步FIFO設(shè)計(jì) 偽隨即序列應(yīng)用設(shè)計(jì) CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì) CIC的設(shè)計(jì) 除法器的設(shè)計(jì) 加羅華域的乘法器設(shè)計(jì)
上傳時(shí)間： 2017-01-24
上傳用戶：縹緲
資源簡介：由verilog編寫的乘法器，通過兩個(gè)文件的調(diào)用實(shí)現(xiàn)。由于子模塊的調(diào)用使得程序簡化了許多。
上傳時(shí)間： 2014-08-29
上傳用戶：luopoguixiong
資源簡介：用impulse c編寫的18x18位的乘法器。
上傳時(shí)間： 2014-01-14
上傳用戶：jiahao131
資源簡介：一個(gè)以LABVIEW環(huán)境開發(fā)的乘法器程序后面板和前面板
上傳時(shí)間： 2017-03-28
上傳用戶：xuanchangri
資源簡介：本程序是11位帶符號(hào)位的乘法器，其中最高位為符號(hào)位(sign)，中間7位是指數(shù)部分(Exponent)，最后3位是尾數(shù)(Matissa)。表示數(shù)據(jù)的范圍是-2^-63-----+2^64.該工程文件有完整的程序，以及波形,驗(yàn)證正確。
上傳時(shí)間： 2013-12-31
上傳用戶：大三三
資源簡介：用spice描述的8x8改進(jìn)Booth碼加wallance壓縮的乘法器，并且進(jìn)行了優(yōu)化，時(shí)間性能相當(dāng)高
上傳時(shí)間： 2013-12-21
上傳用戶：lmeeworm
資源簡介：這是一個(gè)用vhdl硬件描述語言實(shí)現(xiàn)的乘法器而不是多路選擇器
上傳時(shí)間： 2013-12-31
上傳用戶：songyue1991
