實(shí)現(xiàn) ASIC前端設(shè)計(jì)的典型約束腳本輸入
資源簡(jiǎn)介：實(shí)現(xiàn) ASIC前端設(shè)計(jì)的典型約束腳本輸入
上傳時(shí)間： 2017-02-18
上傳用戶(hù)：wang5829
資源簡(jiǎn)介：實(shí)現(xiàn)ASIC前端設(shè)計(jì)的 運(yùn)行腳本，即以腳本代替反復(fù)輸入命令，典型流程。
上傳時(shí)間： 2017-02-18
上傳用戶(hù)：cuibaigao
資源簡(jiǎn)介：無(wú)刷新功能的聊天室工具 java實(shí)現(xiàn),本人課程設(shè)計(jì)的作業(yè),附源代碼
上傳時(shí)間： 2013-12-29
上傳用戶(hù)：gundan
資源簡(jiǎn)介：本文是學(xué)習(xí)網(wǎng)頁(yè)設(shè)計(jì)的典型教材，內(nèi)容豐富有很多事例是初學(xué)者的好幫手也是有一定基礎(chǔ)的人的參考資料
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：aappkkee
資源簡(jiǎn)介：這幾篇文獻(xiàn)是關(guān)于模糊PID設(shè)計(jì)的典型例子，尤其對(duì)于初學(xué)者非常有用
上傳時(shí)間： 2016-01-23
上傳用戶(hù)：a673761058
資源簡(jiǎn)介：89c51實(shí)現(xiàn)電子秒表設(shè)計(jì)的電路圖與源程序
上傳時(shí)間： 2014-02-11
上傳用戶(hù)：zsjinju
資源簡(jiǎn)介：adda 轉(zhuǎn)化 c和匯編共同實(shí)現(xiàn) 關(guān)于DSP設(shè)計(jì)的
上傳時(shí)間： 2014-12-01
上傳用戶(hù)：banyou
資源簡(jiǎn)介：用匯編實(shí)現(xiàn)二叉樹(shù)的遍歷,提示輸入左右子樹(shù)顯示結(jié)果
上傳時(shí)間： 2015-10-28
上傳用戶(hù)：weiwolkt
資源簡(jiǎn)介：實(shí)現(xiàn)學(xué)籍管理系統(tǒng)的c++源代碼,包含輸入，查找等功能
上傳時(shí)間： 2014-07-04
上傳用戶(hù)：wang0123456789
資源簡(jiǎn)介：利用C語(yǔ)言實(shí)現(xiàn)兩個(gè)多項(xiàng)式的加法，依次輸入輸入指數(shù)和系數(shù)，數(shù)據(jù)輸入以（0，0）結(jié)束
上傳時(shí)間： 2015-03-22
上傳用戶(hù)：ynwbosss
資源簡(jiǎn)介：柔順機(jī)構(gòu)的拓?fù)鋬?yōu)化設(shè)計(jì)的代碼，考慮輸入輸出
上傳時(shí)間： 2016-09-05
上傳用戶(hù)：13517191407
資源簡(jiǎn)介：數(shù)字視頻監(jiān)控前端模塊的設(shè)計(jì)與實(shí)現(xiàn)，供大家參考，希望保護(hù)作者的知識(shí)產(chǎn)權(quán)．
上傳時(shí)間： 2013-12-29
上傳用戶(hù)：1427796291
資源簡(jiǎn)介：這是一個(gè)典型的產(chǎn)生式系統(tǒng)的算法題.用的是有界深度優(yōu)先的遞歸算法,是用C++Builder4.0寫(xiě)的.這也是人工智能或者程序設(shè)計(jì)競(jìng)賽題中最基本最常用的算法.如果自己動(dòng)手編程實(shí)現(xiàn)了一個(gè)這樣的題目,那么很多相關(guān)的題目也就都一樣可以做了,比如"四皇后問(wèn)題","推箱子問(wèn)題"...
上傳時(shí)間： 2017-04-10
上傳用戶(hù)：franktu
資源簡(jiǎn)介：一個(gè)簡(jiǎn)單聊天室的實(shí)現(xiàn),通過(guò)對(duì)ASP的腳本語(yǔ)言,ASP的內(nèi)置對(duì)象,ASP與數(shù)據(jù)庫(kù)的連接等技術(shù)的分析,探討了建立聊天室的設(shè)計(jì)思想,方法及設(shè)計(jì)過(guò)程,詳細(xì)地分析了各個(gè)模塊的功能及實(shí)現(xiàn)方法.
上傳時(shí)間： 2017-09-04
上傳用戶(hù)：wuyuying
資源簡(jiǎn)介：嵌入式系統(tǒng)發(fā)展到今天，應(yīng)用越來(lái)越復(fù)雜，功能越來(lái)越強(qiáng)大，這就使得我們?cè)谇度胧介_(kāi)發(fā)中必須加入對(duì)操作系統(tǒng)的支持，由此，產(chǎn)生了Bootloader的應(yīng)用。作為嵌入式系統(tǒng)中的啟動(dòng)模塊，Bootloader的作用就是引導(dǎo)和加載操作系統(tǒng)內(nèi)核鏡像。Bootloader的設(shè)計(jì)與移植工作已...
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：qweqweqwe
資源簡(jiǎn)介：無(wú)線傳感器網(wǎng)絡(luò)是一項(xiàng)融合計(jì)算機(jī)技術(shù)、半導(dǎo)體技術(shù)、通信技術(shù)、傳感器技術(shù)等的新興技術(shù)，它在軍事、工業(yè)、農(nóng)業(yè)、建筑、醫(yī)療、交通等各個(gè)領(lǐng)域均有廣闊的應(yīng)用前景。無(wú)線傳感器網(wǎng)絡(luò)中包含眾多關(guān)鍵技術(shù)，因此需要一種功能強(qiáng)大的節(jié)點(diǎn)支持網(wǎng)絡(luò)的正常運(yùn)行，為用戶(hù)提供...
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：wmwai1314
資源簡(jiǎn)介：實(shí)現(xiàn)克里金插值算法的VC程序腳本，可以用于工程設(shè)計(jì)領(lǐng)域的插值。
上傳時(shí)間： 2014-12-07
上傳用戶(hù)：阿四AIR
資源簡(jiǎn)介：華為FPGA設(shè)計(jì)規(guī)范 VERILOG約束 編程規(guī)范時(shí)序分析等全套資料:FPGA技巧Xilinx.pdfHuaWei Verilog 約束.rarSynplify工具使用指南(華為文檔)[1].rar.rarVerilog HDL 華為入門(mén)教程.rarVerilog典型電路設(shè)計(jì) 華為.rar一種將異步時(shí)鐘域轉(zhuǎn)換成同步時(shí)鐘域的方法.pdf華為...
上傳時(shí)間： 2021-11-05
上傳用戶(hù)：qdxqdxqdxqdx
資源簡(jiǎn)介：在LCD顯示應(yīng)用領(lǐng)域,通常數(shù)據(jù)源輸出圖像的分辨率是變化,而從工業(yè)生產(chǎn)標(biāo)準(zhǔn)化要求和獲得最佳顯示效果的角度出發(fā),LCD顯示器的物理分辨率則是固定不變的。這就需要將不同分辨率的輸入圖像經(jīng)過(guò)縮放后輸出到分辨率固定的LCD顯示器上,當(dāng)前工業(yè)上解決這一問(wèn)題的方案是...
上傳時(shí)間： 2013-06-07
上傳用戶(hù)：zoushuiqi
資源簡(jiǎn)介： 本文主要對(duì)基于FPGA芯片的橢圓曲線密碼算法的實(shí)現(xiàn)及優(yōu)化設(shè)計(jì)進(jìn)行了研究。由于點(diǎn)乘運(yùn)算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度，本文對(duì)點(diǎn)乘運(yùn)算的FPGA設(shè)計(jì)進(jìn)行了重點(diǎn)優(yōu)化。首先比較分析了三種點(diǎn)乘算法，從運(yùn)算復(fù)雜度的角度確定了蒙哥馬里算法是最利于FPG...
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：thuyenvinh
資源簡(jiǎn)介：該文針對(duì)復(fù)雜信號(hào)實(shí)時(shí)處理的困難,提出了采用FPGA來(lái)實(shí)現(xiàn)信號(hào)處理的方法,并根據(jù)系統(tǒng)需要設(shè)計(jì)了一個(gè)嵌入式實(shí)驗(yàn)平臺(tái).根據(jù)FPGA實(shí)現(xiàn)信號(hào)處理的關(guān)鍵點(diǎn):設(shè)計(jì)合理的FPGA結(jié)構(gòu),體現(xiàn)算法的并行性和流水性,論文著重分析了用FPGA實(shí)現(xiàn)陣列結(jié)構(gòu)處理的具體方法和實(shí)現(xiàn)過(guò)程.論文...
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：1427796291
資源簡(jiǎn)介：CPLD實(shí)現(xiàn)DDS信號(hào)源的設(shè)計(jì),從原理到設(shè)計(jì)！
上傳時(shí)間： 2013-05-27
上傳用戶(hù)：Ants
資源簡(jiǎn)介：有關(guān)verilog的硬件實(shí)現(xiàn)VGA設(shè)計(jì)的代碼。
上傳時(shí)間： 2013-08-18
上傳用戶(hù)：ghostparker
資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
上傳時(shí)間： 2013-08-18
上傳用戶(hù)：問(wèn)題問(wèn)題
資源簡(jiǎn)介：介紹如何用FPGA實(shí)現(xiàn)網(wǎng)絡(luò)視頻傳輸?shù)脑O(shè)計(jì)論文，很有參考價(jià)值。
上傳時(shí)間： 2013-08-22
上傳用戶(hù)：jisujeke
資源簡(jiǎn)介：基于FPGA的樂(lè)曲硬件演奏電路設(shè)計(jì)的實(shí)現(xiàn)，有完整的VHDL代碼，并有PDF詳細(xì)說(shuō)明如何下載及跳線設(shè)置，并“梁?！痹贕W48系列開(kāi)發(fā)平臺(tái)上下載調(diào)試成功。音樂(lè)優(yōu)美
上傳時(shí)間： 2013-08-30
上傳用戶(hù)：zhangzhenyu
資源簡(jiǎn)介：PCI是一種高性能的局部總線規(guī)范，可實(shí)現(xiàn)各種功能標(biāo)準(zhǔn)的PCI總線卡。本文簡(jiǎn)要介紹了PCI總線的特點(diǎn)、信號(hào)與命令，提出了一種利用高速FPGA實(shí)現(xiàn)PCI總線接口的設(shè)計(jì)方案。\r\n
上傳時(shí)間： 2013-08-30
上傳用戶(hù)：brain kung
資源簡(jiǎn)介：一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對(duì)任意整數(shù)的分頻電路設(shè)計(jì)
上傳時(shí)間： 2013-09-01
上傳用戶(hù)：909000580
資源簡(jiǎn)介：針對(duì)于工業(yè)PLC模擬信號(hào)的采集和輸出，本文提出了一種基于ADuC7061的高精度模擬前端設(shè)計(jì)方案。該系統(tǒng)支持雙通道的PLC模擬信號(hào)輸入并提供一路PLC標(biāo)準(zhǔn)電流輸出。該系統(tǒng)在-10~70 范圍內(nèi)達(dá)到0.2%的電壓測(cè)量精度和0.2%的電流輸出精度。硬件部分以ADuC7061作為測(cè)量和...
上傳時(shí)間： 2014-12-23
上傳用戶(hù)：windwolf2000
資源簡(jiǎn)介：介紹了基于采用分立元件設(shè)計(jì)的LC諧振放大器的設(shè)計(jì)方案與實(shí)現(xiàn)電路， 可用于通信接收機(jī)的前端電路，主要由衰減器、諧振放大器、AGC電路以及電源電路四部分組成。通過(guò)合理分配各級(jí)增益和多種措施提高抗干擾性，抑制噪聲，具有中心頻率容易調(diào)整、穩(wěn)定性高的特點(diǎn)。...
上傳時(shí)間： 2014-12-23
上傳用戶(hù)：anng
