使用時鐘PLL的源同步系統時序分析
一）回顧源同步時序計算
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
下面解釋以上公式中各參數的意義：
Etch Delay：與常說的飛行時間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結果的后處理得來。
請看下面圖示：
圖一為實際電路，激勵源從輸出端，經過互連到達接收端，傳輸延時如圖示Rmin，Rmax，Fmin，Fmax。
圖二為對應輸出端的測試負載電路，測試負載延時如圖示Rising，Falling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。
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