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  上傳時間： 2013-12-19

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  上傳時間： 2014-01-13

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  上傳時間： 2016-10-04

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  上傳時間： 2016-10-04

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  上傳時間： 2014-01-16

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  上傳時間： 2016-06-16

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  上傳時間： 2013-12-12

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  上傳時間： 2014-01-14

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  上傳時間： 2013-12-24

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  上傳時間： 2015-04-15

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  上傳時間： 2014-01-19

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  上傳時間： 2015-06-15

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  上傳時間： 2015-08-11

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  上傳時間： 2014-01-13

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  上傳時間： 2013-12-17

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  上傳時間： 2014-01-07

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  資源簡介：編寫verilog代碼 利用實驗箱上的A/D芯片完成模數轉換。輸入電壓由實驗箱提供，其幅值在0~5V間變化，由電位器控制。輸出信號顯示輸入的模擬電壓值，由數碼管顯示為2位BCD碼的形式。

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  上傳時間： 2013-12-16

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  上傳時間： 2016-04-25

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  上傳時間： 2014-01-06

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  上傳時間： 2013-11-28

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  上傳時間： 2016-04-30

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  上傳時間： 2014-11-27

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  上傳時間： 2013-12-09

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  上傳時間： 2016-06-20

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  上傳時間： 2013-12-28

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  上傳時間： 2014-01-06

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  上傳時間： 2013-12-03

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  上傳時間： 2016-12-12

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  上傳時間： 2013-12-27

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