亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

您現在的位置是：蟲蟲下載站 > 資源下載 > 技術資料 > spi 通信的master部分使用的verilog語言實現

spi 通信的master部分使用的verilog語言實現

  • 資源大小：1 K
  • 上傳時間： 2022-02-03
  • 上傳用戶：突破自我
  • 資源積分：2 下載積分
  • 標      簽： spi 通信 master verilog

資 源 簡 介

spi 通信的master部分使用的verilog語言實現，可以做為你的設計參考。

module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata);

    input rstb,clk,mlb,start;

    input [7:0] tdat;  //transmit data

    input [1:0] cdiv;  //clock divider

input din;

output reg ss; 

output reg sck; 

output reg dout; 

    output reg done;

output reg [7:0] rdata; //received data


parameter idle=2'b00;

parameter send=2'b10; 

parameter finish=2'b11; 

reg [1:0] cur,nxt;


reg [7:0] treg,rreg;

reg [3:0] nbit;

reg [4:0] mid,cnt;

reg shift,clr;



spi 通信的master部分使用的verilog語言實現

相 關 資 源

主站蜘蛛池模板： 山东省| 青龙| 灵山县| 金寨县| 中山市| 礼泉县| 三台县| 滕州市| 泰兴市| 万荣县| 洛南县| 睢宁县| 西昌市| 阿拉尔市| 蓬莱市| 广丰县| 东港市| 古丈县| 清镇市| 垫江县| 浏阳市| 囊谦县| 中方县| 彭州市| 柳江县| 德钦县| 浮山县| 兰溪市| 江陵县| 项城市| 盐边县| 汉沽区| 万安县| 唐山市| 嘉善县| 民丰县| 河东区| 遂溪县| 静宁县| 高阳县| 江油市|