Vivado設(shè)計分為Project Mode和Non-project Mode兩種模式，一般簡單設(shè)計中，我們常用的是Project Mode。在本手冊中，我們將以一個簡單的實驗案例，一步一步的完成Vivado的整個設(shè)計流程
一、新建工程
1、打開Vivado 2013.4開發(fā)工具，可通過桌面快捷方式或開始菜單中xilinx DesignTools-Vivado 2013.4下的Vivado 2013.4打開軟件，開啟后，軟件如下所示：
2、單擊上述界面中Create New Project圖標，彈出新建工程向?qū)Вc擊Next.
3、輸入工程名稱、選擇工程存儲路徑，并勾選Create project subdirectory選項，為工程在指定存儲路徑下建立獨立的文件夾。設(shè)置完成后，點擊Next注意：工程名稱和存儲路徑中不能出現(xiàn)中文和空格，建議工程名稱以字母、數(shù)字、下劃線來組成。
4、選擇RTL Project一項，并勾選Do not specifty sources at this time，勾選該選項是為了跳過在新建工程的過程中添加設(shè)計源文件。點擊Next.IA
5、根據(jù)使用的FPGA開發(fā)平臺，選擇對應(yīng)的FPGA目標器件。（在本手冊中，以xilinx官方開發(fā)板KC705為例，Nexys4開發(fā)板請選擇Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均為Artix-7，封裝形式（Package）為cSG324，速度等級（Speed grade）為-1，溫度等級（Temp Grade）為C）。點擊Next
6、確認相關(guān)信息與設(shè)計所用的的FPGA器件信息是否一致，一致請點擊Finish，不一致，請返回上一步修改。
二、設(shè)計文件輸入
1、如下圖所示，點擊Flow Navigator下的Project Manager->Add Sources或中間Sources中的對話框打開設(shè)計文件導(dǎo)入添加對話框。
2、選擇第二項Add or Create Design Sources，用來添加或新建Verilog或VHDL源文件，點擊Next
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上傳時間： 2022-05-28
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