現場可編程門陣列(FPGA)能夠減少電子系統的開發風險和開發成本，縮短上市時間，降低維護升級成本，故廣泛地應用在電子系統中。最新的FPGA都采用了層次化的布線資源結構，與以前的結構發生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發適用于這種層次化的FPGA結構并提高布線資源有效利用率的布線算法。同時由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結構描述方法，對FPGA功耗模型和時序模型進行了研究，實現了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結構描述方面，本文在分析現代商用FPGA層次化結構及學術上對FPGA描述方法的基礎上，提出一種基于Tile的FPGA結構描述。由于基本Tile的重復性，采用該方法可以簡化FPGA結構的描述，同時由于該方法是以硬件結構為根據，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統中測試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關于電路功耗計算的基本方法，并將其應用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態功耗模型和靜態功耗模型。動態功耗的計算采用基于節點狀態轉換率的開關級動態功耗計算和邏輯塊宏模型，靜態功耗則采用基于公式計算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達式計算模型。這些功耗模型將運用到我們后面的功耗計算和基于功耗驅動的布線算法中。 在FPGA布線算法研究和實現方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結構轉變為FPGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運用的FPGA布線資源圖上，實現FPGA的基于布通率的布線算法。在此基礎上，借鑒了FPGA時序分析方法，將時序分析作為布線算法的一子模塊，對基于時序的布線算法進行了研究；同時采用了FPGA功耗模型，在布線算法實現中考慮了動態功耗的問題。最后在布線算法中實現兩種啟發式策略以提高可布線資源有效利用率。

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