這是一個(gè)關(guān)于序列檢測(cè)器的代碼檢測(cè)10010正確為一錯(cuò)誤為零
資源簡介：這是1個(gè)序列檢測(cè)器,可以重復(fù)檢測(cè)序列,在通信方面用的較多
上傳時(shí)間： 2013-12-29
上傳用戶：mikesering
資源簡介：right.vhd 序列發(fā)生器 s_machine.vhd 序列檢測(cè)器 波形圖.doc 程序運(yùn)行波形
上傳時(shí)間： 2015-09-03
上傳用戶：sevenbestfei
資源簡介：《序列檢測(cè)器》絕對(duì)好用的EDA實(shí)驗(yàn)程序,已經(jīng)通過測(cè)試！VHDL語言編寫
上傳時(shí)間： 2014-01-14
上傳用戶：caiiicc
資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA序列檢測(cè)器
上傳時(shí)間： 2013-12-01
上傳用戶：yyq123456789
資源簡介：用vhdl語言實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì) 這是學(xué)習(xí)VHDL語言的經(jīng)典例子
上傳時(shí)間： 2014-11-29
上傳用戶：hzy5825468
資源簡介：用狀態(tài)機(jī)實(shí)現(xiàn)串行序列檢測(cè)器的設(shè)計(jì) 若檢測(cè)到串行序列11010則輸出為1 否則輸出為0 并對(duì)其進(jìn)行仿真和硬件測(cè)試
上傳時(shí)間： 2013-12-30
上傳用戶：xc216
資源簡介：序列發(fā)生器,產(chǎn)生一個(gè)8位序列號(hào),序列碼可自定義修改,還有一個(gè)序列檢測(cè)器
上傳時(shí)間： 2014-12-21
上傳用戶：fredguo
資源簡介：這是序列檢測(cè)器。串行序列產(chǎn)生是指根據(jù)時(shí)鐘和相應(yīng)的控制信號(hào)，產(chǎn)生穩(wěn)定的單bit輸出信號(hào)；監(jiān)測(cè)器指根據(jù)相應(yīng)時(shí)鐘輸入的電平序列，監(jiān)測(cè)該序列中是否存在預(yù)設(shè)的序列，無論從第幾個(gè)輸入開始，只要存在，總能監(jiān)測(cè)到。監(jiān)測(cè)到予以標(biāo)示。
上傳時(shí)間： 2013-12-12
上傳用戶：sammi
資源簡介：本程序?qū)崿F(xiàn)了一個(gè)序列檢測(cè)器。當(dāng)一串待檢測(cè)的串行數(shù)據(jù)進(jìn)入檢測(cè)器后，若此數(shù)在每一位的連續(xù)檢測(cè)中都與預(yù)置的密碼數(shù)相同，則輸出“A”,否則仍然輸出“B”。
上傳時(shí)間： 2016-05-28
上傳用戶：xsnjzljj
資源簡介：一個(gè)序列檢測(cè)器的設(shè)計(jì)。程序不是問題，關(guān)鍵是理解狀態(tài)機(jī)的編程思想。
上傳時(shí)間： 2013-12-29
上傳用戶：caixiaoxu26
資源簡介：用狀態(tài)機(jī)實(shí)現(xiàn)一序列檢測(cè)器，即檢測(cè)到串行碼{1110010}后，檢測(cè)器輸出1，否則輸出0；
上傳時(shí)間： 2013-12-26
上傳用戶：asasasas
資源簡介：序列檢測(cè)器可用于檢測(cè)一組或多組二進(jìn)制碼組成的脈沖序列信號(hào)，這在數(shù)字通信領(lǐng)域中有廣泛的應(yīng)用。當(dāng)序列檢測(cè)器連續(xù)收到一組二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求...
上傳時(shí)間： 2014-01-14
上傳用戶：hoperingcong
資源簡介：本設(shè)計(jì)是一個(gè)序列檢測(cè)器，能夠檢測(cè)11位長的系列信號(hào)，根據(jù)需要可適當(dāng)擴(kuò)展其序列長度
上傳時(shí)間： 2013-12-05
上傳用戶：athjac
資源簡介：基于VHDL的序列檢測(cè)器設(shè)計(jì)
上傳時(shí)間： 2013-12-22
上傳用戶：siguazgb
資源簡介：60進(jìn)制計(jì)數(shù)器 序列檢測(cè)器 適用于MAX PLUS2程序開發(fā)
上傳時(shí)間： 2013-12-02
上傳用戶：wuyuying
資源簡介：使用JK觸發(fā)器設(shè)計(jì)111序列檢測(cè)器，當(dāng)檢測(cè)到輸入為111時(shí)輸出為1，否則為0
上傳時(shí)間： 2017-02-28
上傳用戶：LIKE
資源簡介：用Verilog實(shí)現(xiàn)的序列檢測(cè)器，可以檢測(cè)出任意規(guī)定序列
上傳時(shí)間： 2014-02-21
上傳用戶：lxm
資源簡介：使用狀態(tài)機(jī)設(shè)計(jì)一個(gè)5位序列檢測(cè)器。從一串二進(jìn)制碼中檢測(cè)出一個(gè)已預(yù)置的5位二進(jìn)制碼
上傳時(shí)間： 2013-12-13
上傳用戶：xz85592677
資源簡介：基于FPGA序列檢測(cè)器設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
上傳時(shí)間： 2021-12-27
上傳用戶：
資源簡介：利用數(shù)字信號(hào)狀態(tài)機(jī)，借助Verilog硬件描述語言實(shí)現(xiàn)序列檢測(cè)。能夠檢測(cè)輸入信號(hào)中特定的序列。
上傳時(shí)間： 2013-05-15
上傳用戶：wang5829
資源簡介：設(shè)計(jì)功能與要求：從輸入的比特流中檢測(cè)出給定的樣本序列。
上傳時(shí)間： 2016-06-16
上傳用戶：qinghen
資源簡介： 寫給小白們的FPGA入門設(shè)計(jì)實(shí)驗(yàn)： 1. 寫在前面的話 ?? 2 2. Lab 1 ： LCD1602 字符顯示設(shè)計(jì)? 3 2.1. 摘要 2.2. 內(nèi)容 2.3. 程序 2.4. 結(jié)果（問題，解決，體會(huì)） 3. Lab 2 ： 4 位減法、加法器設(shè)計(jì) 3...
上傳時(shí)間： 2013-11-05
上傳用戶：silenthink
資源簡介： 寫給小白們的FPGA入門設(shè)計(jì)實(shí)驗(yàn)： 1. 寫在前面的話 ?? 2 2. Lab 1 ： LCD1602 字符顯示設(shè)計(jì)? 3 2.1. 摘要 2.2. 內(nèi)容 2.3. 程序 2.4. 結(jié)果（問題，解決，體會(huì)） 3. Lab 2 ： 4 位減法、加法器設(shè)計(jì) 3...
上傳時(shí)間： 2013-11-07
上傳用戶：zzbbqq99n
資源簡介：[VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器][9--數(shù)控分頻器][1...
上傳時(shí)間： 2014-09-06
上傳用戶：han_zh
資源簡介：FPGA或CPLD與DAC（DAC0800），產(chǎn)生一個(gè)序列檢測(cè)器。
上傳時(shí)間： 2014-01-10
上傳用戶：txfyddz
資源簡介：工裝設(shè)計(jì)
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
資源簡介：序列信號(hào)發(fā)生器與序列信號(hào)檢測(cè)器的設(shè)計(jì)詳細(xì)版
上傳時(shí)間： 2013-11-07
上傳用戶：yeling1919
資源簡介：10010序列檢測(cè)，用狀態(tài)機(jī)來實(shí)現(xiàn)，非常方便
上傳時(shí)間： 2014-01-13
上傳用戶：JIUSHICHEN
資源簡介：功能是檢測(cè)一個(gè)5位二進(jìn)制序列“10010”。考慮到序列重疊的可能，有限狀態(tài)機(jī)共提供8個(gè)狀態(tài)（包括初始狀態(tài)IDLE）。
上傳時(shí)間： 2016-07-03
上傳用戶：龍飛艇
資源簡介：用verilog鑒定10010序列，用verilog鑒定10010序列
上傳時(shí)間： 2016-12-21
上傳用戶：stampede
