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  資源簡(jiǎn)介：第二講：掌握Verilog的設(shè)計(jì)利器

  標(biāo)簽： Verilog

  上傳時(shí)間： 2013-10-28

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• 掌握Verilog的設(shè)計(jì)利器免費(fèi)下載

  資源簡(jiǎn)介：第二講：掌握Verilog的設(shè)計(jì)利器

  標(biāo)簽： Verilog

  上傳時(shí)間： 2013-10-21

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• 走進(jìn)FPGA的數(shù)字世界免費(fèi)下載

  資源簡(jiǎn)介：第二講：掌握Verilog的設(shè)計(jì)利器

  標(biāo)簽： FPGA 數(shù)字

  上傳時(shí)間： 2013-11-06

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• 走進(jìn)FPGA的數(shù)字世界免費(fèi)下載

  資源簡(jiǎn)介：第二講：掌握Verilog的設(shè)計(jì)利器

  標(biāo)簽： FPGA 數(shù)字

  上傳時(shí)間： 2013-10-20

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• 是一本學(xué)習(xí)匯編程序設(shè)計(jì)的好書,里面有詳實(shí)的代碼事例,可以幫助你快速理解掌握匯編程序的設(shè)計(jì)方法!免費(fèi)下載

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  標(biāo)簽： 匯編 代碼 程序設(shè)計(jì) 匯編程序

  上傳時(shí)間： 2015-08-17

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  標(biāo)簽： UML 建模 語(yǔ)言 面向?qū)ο蟮脑O(shè)計(jì)

  上傳時(shí)間： 2014-01-17

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• 給初學(xué)單片機(jī)的40個(gè)實(shí)驗(yàn).對(duì)初學(xué)者來(lái)說(shuō),易于上手,能快速掌握單片機(jī)的設(shè)計(jì)方法.免費(fèi)下載

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  標(biāo)簽： 單片機(jī) 初學(xué)者 實(shí)驗(yàn) 設(shè)計(jì)方法

  上傳時(shí)間： 2014-08-19

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• 計(jì)算機(jī)組成實(shí)驗(yàn)平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識(shí)面非常廣，內(nèi)容包括中央處理器、指令系統(tǒng)、存儲(chǔ)系統(tǒng)、總線和輸入輸出系統(tǒng)等方面，學(xué)生在學(xué)習(xí)該課程時(shí)，普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)，學(xué)生通過(guò)實(shí)驗(yàn)環(huán)節(jié)，可以進(jìn)...

  標(biāo)簽： 計(jì)算機(jī)組成 實(shí)驗(yàn)

  上傳時(shí)間： 2013-04-24

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• C++實(shí)驗(yàn)報(bào)告：對(duì)于類的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：C++：熟悉、掌握類的設(shè)計(jì)與實(shí)現(xiàn)，包含一份實(shí)驗(yàn)報(bào)告及其相關(guān)代碼文件，有需要的可以互相學(xué)習(xí)下。

  標(biāo)簽： 實(shí)驗(yàn)報(bào)告及源碼文件

  上傳時(shí)間： 2017-12-20

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• 基于FPGA的TS流復(fù)用器及其接口的設(shè)計(jì)與實(shí)現(xiàn).rar免費(fèi)下載

  資源簡(jiǎn)介：在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過(guò)復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計(jì)復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于...

  標(biāo)簽： FPGA TS流 復(fù)用器

  上傳時(shí)間： 2013-08-03

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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

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  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-07-21

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• 基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖免費(fèi)下載

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  標(biāo)簽： Verilog FPGA HDL 交通燈

  上傳時(shí)間： 2013-08-18

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• 有關(guān)Verilog的硬件實(shí)現(xiàn)VGA設(shè)計(jì)的代碼。免費(fèi)下載

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  標(biāo)簽： Verilog VGA 硬件實(shí)現(xiàn) 代碼

  上傳時(shí)間： 2013-08-18

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• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼免費(fèi)下載

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  標(biāo)簽： Verilog FPGA HDL 多功能

  上傳時(shí)間： 2013-08-18

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• 基于cpld的pwm控制設(shè)計(jì)采用vhdl.Verilog語(yǔ)言設(shè)計(jì)免費(fèi)下載

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  標(biāo)簽： Verilog cpld vhdl pwm

  上傳時(shí)間： 2013-08-20

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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

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  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

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• 學(xué)生成績(jī)管理系統(tǒng) C語(yǔ)言 1、掌握結(jié)構(gòu)化設(shè)計(jì)方法。 2、了解大型軟件的設(shè)計(jì)技術(shù) 3、在實(shí)際應(yīng)用背景下靈活運(yùn)用線性表的順序存儲(chǔ)結(jié)構(gòu)和鏈?zhǔn)酱鎯?chǔ)結(jié)構(gòu)。 4、靈活運(yùn)用線性表上的各種基本運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：學(xué)生成績(jī)管理系統(tǒng) C語(yǔ)言 1、掌握結(jié)構(gòu)化設(shè)計(jì)方法。 2、了解大型軟件的設(shè)計(jì)技術(shù) 3、在實(shí)際應(yīng)用背景下靈活運(yùn)用線性表的順序存儲(chǔ)結(jié)構(gòu)和鏈?zhǔn)酱鎯?chǔ)結(jié)構(gòu)。 4、靈活運(yùn)用線性表上的各種基本運(yùn)算，完成題目需求。 5、在實(shí)例中運(yùn)用排序與查找算法。

  標(biāo)簽： 線性 管理系統(tǒng) C語(yǔ)言 大型

  上傳時(shí)間： 2013-12-06

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• 采用Verilog HDL設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理免費(fèi)下載

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  標(biāo)簽： Verilog HDL 開發(fā)板 搶答器

  上傳時(shí)間： 2013-12-21

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• 異步FIFO控制器的設(shè)計(jì) 主要用于異步先進(jìn)先出控制器的設(shè)計(jì)。 所用語(yǔ)言Verilog HDL.免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO控制器的設(shè)計(jì) 主要用于異步先進(jìn)先出控制器的設(shè)計(jì)。 所用語(yǔ)言Verilog HDL.

  標(biāo)簽： Verilog FIFO HDL 控制器

  上傳時(shí)間： 2014-11-05

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• D觸發(fā)器的設(shè)計(jì) 主要用在時(shí)序電路中。 所用語(yǔ)言為Verilog HDL.免費(fèi)下載

  資源簡(jiǎn)介：D觸發(fā)器的設(shè)計(jì) 主要用在時(shí)序電路中。 所用語(yǔ)言為Verilog HDL.

  標(biāo)簽： Verilog HDL D觸發(fā)器 時(shí)序電路

  上傳時(shí)間： 2014-06-23

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• 用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。免費(fèi)下載

  資源簡(jiǎn)介：用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。

  標(biāo)簽： Verilog HDL 全加器 語(yǔ)言

  上傳時(shí)間： 2015-05-02

  上傳用戶：zukfu

• 指令譯碼電路的設(shè)計(jì)。 主要用在數(shù)字電路的設(shè)計(jì)中。 所用語(yǔ)言為Verilog HDL.免費(fèi)下載

  資源簡(jiǎn)介：指令譯碼電路的設(shè)計(jì)。 主要用在數(shù)字電路的設(shè)計(jì)中。 所用語(yǔ)言為Verilog HDL.

  標(biāo)簽： Verilog HDL 指令 譯碼電路

  上傳時(shí)間： 2015-05-02

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• DSP中巴特沃思濾波器的設(shè)計(jì)使用Verilog編寫.免費(fèi)下載

  資源簡(jiǎn)介：DSP中巴特沃思濾波器的設(shè)計(jì)使用Verilog編寫.

  標(biāo)簽： Verilog DSP 濾波器 編寫

  上傳時(shí)間： 2015-05-06

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• 推薦下載,Verilog處理器設(shè)計(jì)實(shí)例.體現(xiàn)了結(jié)構(gòu)描述和寄存器傳輸描述的應(yīng)用免費(fèi)下載

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  標(biāo)簽： Verilog 處理器 傳輸

  上傳時(shí)間： 2015-05-14

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• 使用FPGA控制蜂鳴器的程序,用Verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音免費(fèi)下載

  資源簡(jiǎn)介：使用FPGA控制蜂鳴器的程序,用Verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音

  標(biāo)簽： Verilog FPGA HDL 蜂鳴器

  上傳時(shí)間： 2013-12-21

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• 1. 掌握數(shù)據(jù)庫(kù)設(shè)計(jì)和實(shí)現(xiàn)的基本方法。 掌握數(shù)據(jù)庫(kù)模式設(shè)計(jì)、分析和實(shí)現(xiàn)的方法免費(fèi)下載

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  標(biāo)簽： 數(shù)據(jù)庫(kù)設(shè)計(jì) 數(shù)據(jù)庫(kù) 分 模式

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• 第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL免費(fèi)下載

  資源簡(jiǎn)介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯

  標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念

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• 硬件描述語(yǔ)言,Verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：硬件描述語(yǔ)言,Verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)

  標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言 解碼器

  上傳時(shí)間： 2013-12-22

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• 給出了單片機(jī)試驗(yàn)的幾個(gè)小程序！通過(guò)實(shí)驗(yàn)可以讓初學(xué)者最快的掌握匯編語(yǔ)言的基本設(shè)計(jì)方法！免費(fèi)下載

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  標(biāo)簽： 單片機(jī) 初學(xué)者 程序 實(shí)驗(yàn)

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  標(biāo)簽： 多功能 數(shù)字鐘電 數(shù)字電路系統(tǒng) 數(shù)字

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