?? simpsig.v
字號:
// MAX+plus II Verilog Example
// Simple Assignment
// Copyright (c) 1997 Altera Corporation
module simpsig (a, b, e, c, d);
input a, b, e;
output c, d;
assign c = a & b;
assign d = e;
endmodule
?? 快捷鍵說明
復制代碼
Ctrl + C
搜索代碼
Ctrl + F
全屏模式
F11
切換主題
Ctrl + Shift + D
顯示快捷鍵
?
增大字號
Ctrl + =
減小字號
Ctrl + -