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Fitter report for buffer_display
Thu Nov 04 05:09:22 2004
Version 4.1 Build 208 09/10/2004 Service Pack 2 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Floorplan View
7. Input Pins
8. Output Pins
9. All Package Pins
10. Control Signals
11. Global & Other Fast Signals
12. Cascade Chains
13. Non-Global High Fan-Out Signals
14. Local Routing Interconnect
15. MegaLAB Interconnect
16. LAB External Interconnect
17. MegaLAB Usage Summary
18. Row Interconnect
19. LAB Column Interconnect
20. ESB Column Interconnect
21. Fitter Resource Usage Summary
22. Fitter Resource Utilization by Entity
23. Delay Chain Summary
24. I/O Bank Usage
25. Pin-Out File
26. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
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partner, remains with Altera, the megafunction partner, or their respective
licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Fitter Summary ;
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; Fitter Status ; Successful - Thu Nov 04 05:09:22 2004 ;
; Quartus II Version ; 4.1 Build 208 09/10/2004 SP 2 SJ Web Edition ;
; Revision Name ; buffer_display ;
; Top-level Entity Name ; buffer_display ;
; Family ; APEX20KE ;
; Device ; EP20K200EFC484-2X ;
; Timing Models ; Production ;
; Total logic elements ; 35 / 8,320 ( < 1 % ) ;
; Total pins ; 21 / 376 ( 5 % ) ;
; Total memory bits ; 0 / 106,496 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
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; Fitter Settings ;
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; Option ; Setting ; Default Value ;
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; Device ; EP20K200EFC484-2X ; ;
; SignalProbe signals routed during normal compilation ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Turbo Bit ; On ; On ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
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; Fitter Device Options ;
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; Option ; Setting ;
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; Auto-restart configuration after error ; On ;
; Release clears before tri-states ; Off ;
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
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; Fitter Equations ;
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The equations can be found in D:/document/personal/inLiverpool/VHDL/project/assignment1/module/buffer_display/buffer_display.fit.eqn.
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; Floorplan View ;
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Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
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; Input Pins ;
+----------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; FastRow Interconnect ; I/O Standard ;
+----------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; RE ; D14 ; -- ; 2 ; 9 ; 5 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; din10[3] ; F3 ; G ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; din10[2] ; E17 ; -- ; 2 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; din10[1] ; F5 ; G ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; din10[0] ; A19 ; C ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; din1[3] ; F18 ; G ; -- ; -- ; 2 ; no ; no ; yes ; no ; no ; no ; no ; LVTTL ;
; din1[2] ; F20 ; G ; -- ; -- ; 2 ; no ; no ; yes ; no ; no ; no ; no ; LVTTL ;
; din1[1] ; E20 ; G ; -- ; -- ; 2 ; no ; no ; yes ; no ; no ; no ; no ; LVTTL ;
; din1[0] ; F14 ; -- ; 2 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; clk ; N4 ; -- ; -- ; -- ; 3 ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ;
; reset ; F12 ; -- ; -- ; -- ; 3 ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ;
; done ; B20 ; E ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
+----------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-----------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; I/O Standard ;
+-----------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
; dout10[3] ; B13 ; A ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout10[2] ; E5 ; G ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout10[1] ; M7 ; G ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout10[0] ; P22 ; L ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout1[3] ; N21 ; M ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout1[2] ; G20 ; G ; -- ; -- ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout1[1] ; E22 ; G ; -- ; -- ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ;
; dout1[0] ; F19 ; F ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; start ; F2 ; G ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
+-----------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
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; All Package Pins ;
+-------+------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+------------+--------------+
; A1 ; GND ; ;
; A2 ; GND* ; ;
; A3 ; GND* ; ;
; A4 ; GND* ; ;
; A5 ; GND* ; ;
; A6 ; GND* ; ;
; A7 ; GND* ; ;
; A8 ; GND* ; ;
; A9 ; NC ; ;
; A10 ; NC ; ;
; A11 ; GND ; ;
; A12 ; NC ; ;
; A13 ; NC ; ;
; A14 ; NC ; ;
; A15 ; GND* ; ;
; A16 ; GND* ; ;
; A17 ; GND* ; ;
; A18 ; GND* ; ;
; A19 ; din10[0] ; LVTTL ;
; A20 ; GND* ; ;
; A21 ; GND* ; ;
; A22 ; GND ; ;
; B1 ; VCC_INT ; ;
; B2 ; GND ; ;
; B3 ; GND* ; ;
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