moudle ALU (input reg [31:0] a_reg,						input reg [31:0] b_reg,						input reg [7:0] opc_reg,						output reg [31:0] c_reg );							reg [39:0] a ;	reg [39:0] b ;	reg [39:0] c ;		reg [3:0] x1 , x2 , x3 ;		always		 if((opc_reg=000010_00)or				(opc_reg=000011_00))				begin					a = a_reg [25:0] ;					b = b_reg [25:0] ;										if( a_reg[31] )						begin							x1 = ~a_reg [30:27] ;		 					x1 = x1 + 1 ;		 				end					elseif( b_reg[31] )						begin							x2 = ~b_reg [30:27] ;							x2 = ~x2 ;						end													end							 else		 						always		case (opc_reg)			000001_00 : ;			000010_00 : begin									c_reg[26:0] = a_reg[26:0] + b_reg[26:0] ;									c								end												000011_00 : begin									c_reg = a_reg - b_reg ;									end												000100_00 : beign									c_reg = a_reg * b_reg ;									end												000101_00 : begin									c_reg = a_reg / b_reg ;									end											  000110_00 : ;		  000111_00 : ;		  001000_00 : ;		  001001_00 : ;		  001010_00 : ;		  001011_00 : ;		  001100_00 : ;		  001101_00 : ;		  001110_00 : ;		  001111_00 : ;		  010000_00 : ;		  010001_00 : ;
     010010_00 : ;      010011_00 : ;      010100_00 : ;      010101_00 : ;      010110_00 : ;      010111_00 : ;      011000_00 : ;      011001_00 : ;      011010_00 : ;      011011_00 : ;      011100_00 : ;      011101_00 : ;      011110_00 : ;      011111_00 : ;      100000_00 : ;      100001_00 : ;      100010_00 : c      100011_00 : c      100100_00 : c      100101_00 : c      100110_00 : ;      100111_00 : ;      101000_00 : ;      101001_00 : ;      101010_00 : ;      101011_00 : ;      101100_00 : ;      101101_00 : ;      101110_00 : ;      101111_00 : ;      110000_00 : ;      110001_00 : ;      110010_00 : ;      110011_00 : ;      110100_00 : ;      110101_00 : ;      110110_00 : ;      110111_00 : ;      111000_00 : ;      111001_00 : ;      111010_00 : ;      111011_00 : ;      111100_00 : ;      111101_00 : ;      111110_00 : ;		endcaseendmodule