module vsr_4_3_tx_bit_adjust(din,clk,dout);
input	[63:0]	din;
input		clk;
output	[63:0]	dout;

reg	[63:0]	dout;

always@(posedge clk)
begin
	dout[63]<=din[63];
	dout[47]<=din[62];
	dout[31]<=din[61];
	dout[15]<=din[60];
	dout[62]<=din[59];
	dout[46]<=din[58];
	dout[30]<=din[57];
	dout[14]<=din[56];
	dout[61]<=din[55];
	dout[45]<=din[54];
	dout[29]<=din[53];
	dout[13]<=din[52];
	dout[60]<=din[51];
	dout[44]<=din[50];
	dout[28]<=din[49];
	dout[12]<=din[48];
	dout[59]<=din[47];
	dout[43]<=din[46];
	dout[27]<=din[45];
	dout[11]<=din[44];
	dout[58]<=din[43];
	dout[42]<=din[42];
	dout[26]<=din[41];
	dout[10]<=din[40];
	dout[57]<=din[39];
	dout[41]<=din[38];
	dout[25]<=din[37];
	dout[09]<=din[36];
	dout[56]<=din[35];
	dout[40]<=din[34];
	dout[24]<=din[33];
	dout[08]<=din[32];
	dout[55]<=din[31];
	dout[39]<=din[30];
	dout[23]<=din[29];
	dout[07]<=din[28];
	dout[54]<=din[27];
	dout[38]<=din[26];
	dout[22]<=din[25];
	dout[06]<=din[24];
	dout[53]<=din[23];
	dout[37]<=din[22];
	dout[21]<=din[21];
	dout[05]<=din[20];
	dout[52]<=din[19];
	dout[36]<=din[18];
	dout[20]<=din[17];
	dout[04]<=din[16];
	dout[51]<=din[15];
	dout[35]<=din[14];
	dout[19]<=din[13];
	dout[03]<=din[12];
	dout[50]<=din[11];
	dout[34]<=din[10];
	dout[18]<=din[09];
	dout[02]<=din[08];
	dout[49]<=din[07];
	dout[33]<=din[06];
	dout[17]<=din[05];
	dout[01]<=din[04];
	dout[48]<=din[03];
	dout[32]<=din[02];
	dout[16]<=din[01];
	dout[00]<=din[00];
end


endmodule