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// Module: SIGNED_MULT_18X18
//
// Description: Verilog instantiation template
// 18-bit X 18-bit embedded signed multiplier (asynchronous)
//
// Device: Virtex-II Family
//
// Copyright (c) 2000 Xilinx, Inc.  All rights reserved.
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//
module SIGNED_MULT_18X18 (A,B,P);

input [17:0] A;
input [17:0] B;

output [35:0] P;
wire [35:0] P;

//
// Instantiation Section
//

MULT18X18 U_MULT18X18
  (
    .A (A) , // insert input signal #1
    .B (B) , // insert input signal #2
    .P (P)   // insert output signal
  );
//
////////////////////////////////////////////////////////////////////////////////////

endmodule