module dled(seg , sl , clk);				//定義模塊結構
    	output [7:0] seg;							//定義數碼管段輸出引腳
	   output [3:0] sl;							//定義數碼管選擇輸出引腳
    	input clk;		  						//定義輸入時鐘引腳

		reg [7:0] seg_reg;						//定義數碼管段輸出寄存器
		reg [3:0] sl_reg;					   	//定義數碼管選擇輸出寄存器
		reg [3:0] disp_dat;						//定義顯示數據寄存器
		reg [25:0] count;		   				//定義計數器寄存器
		reg [15:0] disp_buf;

always @(posedge clk)							//定義clock信號下降沿觸發
begin
	count=count+1;								   //計數器值加1
end

always @(posedge count[24])
begin
	disp_buf = disp_buf+1;
end

always @(count[14:13])							//定義顯示數據觸發事件
begin
	case (count[14:13])							//選擇掃描顯示數據
		2'h0: disp_dat = disp_buf[3:0];		//顯示個位數值
		2'h1: disp_dat = disp_buf[7:4];		//顯示十位數值
		2'h2: disp_dat = disp_buf[11:8];		//顯示百位數值
		2'h3: disp_dat = disp_buf[15:12];	//顯示