?? led.v
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module led (seg,sl,clk); //定義模塊結構
output [7:0] seg; //定義數碼管段輸出引腳
output [3:0] sl; //定義數碼管選擇輸出引腳
input clk; //定義輸入時鐘引腳
reg [7:0] seg_reg; //定義數碼管段輸出寄存器
reg [3:0] sl_reg; //定義數碼管選擇輸出寄存器
reg [3:0] disp_dat; //定義顯示數據寄存器
reg [36:0] count; //定義計數器寄存器
always
begin
sl_reg=4'b000;
end
always @(posedge clk) //定義clock信號下降沿觸發
begin
count=count+1; //計數器值加1
end
always @(posedge count[24]) //定義顯示數據觸發事件
begin
disp_dat = disp_dat+1; //顯示個位數值
end
always @(disp_dat) //顯示譯碼輸出
begin
case (disp_dat) //選擇輸出數據
4'h0: seg_reg = 8'hc0; //顯示0
4'h1: seg_reg = 8'hf9; //顯示1
4'h2: seg_reg = 8'ha4; //顯示2
4'h3: seg_reg = 8'hb0; //顯示3
4'h4: seg_reg = 8'h99; //顯示4
4'h5: seg_reg = 8'h92; //顯示5
4'h6: seg_reg = 8'h82; //顯示6
4'h7: seg_reg = 8'hf8; //顯示7
4'h8: seg_reg = 8'h80; //顯示8
4'h9: seg_reg = 8'h90; //顯示9
4'ha: seg_reg = 8'h88; //顯示a
4'hb: seg_reg = 8'h83; //顯示b
4'hc: seg_reg = 8'hc6; //顯示c
4'hd: seg_reg = 8'ha1; //顯示d
4'he: seg_reg = 8'h86; //顯示e
4'hf: seg_reg = 8'h8e; //顯示f
endcase
end
assign seg = seg_reg; //輸出數碼管譯碼結果
assign sl=sl_reg; //輸出數碼管選擇
endmodule
?? 快捷鍵說明
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