--文件名：PL_CPSK
--功能：基于VHDL硬件描述語言，對基帶信號進行調制
--最后修改日期：2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_CPSK is
port(clk      :in std_logic;           --系統時鐘
     start    :in std_logic;           --開始調制信號
     x      :in std_logic;           --基帶信號
     y      :out std_logic);         --已調制輸出信號
end PL_CPSK;
architecture behav of PL_CPSK is
signal q:std_logic_vector(1 downto 0);  --2位計數器
signal f1,f2:std_logic;               --載波信號
begin
process(clk)                       --此進程主要是產生兩重載波信號f1，f2
begin
if clk'event and clk='1' then 
   if start='0' then q<="00";
   elsif q<="01" then f1<='1';f2<='0';q<=q+1;
   elsif q="11" then f1<='0';f2<='1';q<="00";
   else  f1<='0';f2<='1';q<=q+1;
   end if;
end if;
end process;
process(clk,x)                        --此進程完成對基帶信號x的調制        
begin
if clk'event and clk='1' then 
   if q(0)='1' then
      if x='1' then y<=f1;             --基帶信號x為‘1’時，輸出信號y為f1 
      else y<=f2;                   --基帶信號x為‘0’時，輸出信號y為f2
      end if;
   end if;
end if;
end process;
end behav;