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// **Revision     : 1.0
// **File name    : clock.v
// **Module name  : clock
// **Discription  : 本文定義了一個脈沖產生電路。這里時鐘周期參數化了，
// **               可根據需要調整。
// **PS           ：實際電路中，時鐘脈沖可以由外部輸入。 
// **Simulator    : Modlesim XE 2 V5.6a/Verilog Pro6.5
// **Synthesizer  : Design Analyzer
// **Author       : WU
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`timescale 1ns/10ps

module clock (clk);
   parameter cyc=5; //參數化時鐘周期
   
   output    clk;
   reg       clk;
 
   initial 
      clk=0;
   always 
      #cyc clk=~clk;
      
endmodule