?? send.v
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module send(clock,txd,key_start,key_send); //9600BPS,8位數據,1位停止位
input clock;
input key_start;
input [7:0] key_send;
output txd;
reg txd_reg; //發送寄存器
reg [10:0] count; //分頻系數控制(9600bps=11.0592MHz/1152)
reg [3:0] bitcnt_reg; //發送數據位計數器
reg bit_start; //位開始標志
reg [7:0] uart_buf; //發送數據緩沖區
always @(posedge clock)
begin
if (count<11'd1152)
begin
count=count+1;
bit_start=0;
end
else
begin
count=0;
bit_start=1;
end
end
always @(key_send)
begin
case (key_send)
8'b11111110 : uart_buf=8'd65;//發送A
8'b11111101 : uart_buf=8'd66;//發送B
8'b11111011 : uart_buf=8'd67;//發送C
8'b11110111 : uart_buf=8'd68;//發送D
8'b11101111 : uart_buf=8'd69;//發送E
8'b11011111 : uart_buf=8'd70;//發送F
8'b10111111 : uart_buf=8'd71;//發送G
8'b01111111 : uart_buf=8'd72;//發送H
default : uart_buf=8'd73;//發送I
endcase
end
always @(posedge bit_start)
begin
if (key_start==0 || bitcnt_reg<4'd9)
begin
if (bitcnt_reg<4'h9)
bitcnt_reg=bitcnt_reg+1;
else
bitcnt_reg=0;
end
else if (key_start==1'b1)
bitcnt_reg=4'h9;
if(uart_buf != 8'd73)
begin
case (bitcnt_reg)
4'h0 : txd_reg=0 ;
4'h1 : txd_reg=uart_buf[0] ;
4'h2 : txd_reg=uart_buf[1] ;
4'h3 : txd_reg=uart_buf[2] ;
4'h4 : txd_reg=uart_buf[3] ;
4'h5 : txd_reg=uart_buf[4] ;
4'h6 : txd_reg=uart_buf[5] ;
4'h7 : txd_reg=uart_buf[6] ;
4'h8 : txd_reg=uart_buf[7] ;
4'h9 : txd_reg=1 ;
default : txd_reg=1 ;
endcase
end
end
assign txd=txd_reg;
endmodule
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