Release 6.3i - xst G.35Copyright (c) 1995-2004 Xilinx, Inc.  All rights reserved.--> Parameter TMPDIR set to __projnavCPU : 0.00 / 0.78 s | Elapsed : 0.00 / 1.00 s --> Parameter xsthdpdir set to ./xstCPU : 0.00 / 0.78 s | Elapsed : 0.00 / 1.00 s --> Reading design: dq024.prjTABLE OF CONTENTS  1) Synthesis Options Summary  2) HDL Compilation  3) HDL Analysis  4) HDL Synthesis  5) Advanced HDL Synthesis     5.1) HDL Synthesis Report  6) Low Level Synthesis  7) Final Report=========================================================================*                      Synthesis Options Summary                        *=========================================================================---- Source ParametersInput File Name                    : dq024.prjInput Format                       : mixedIgnore Synthesis Constraint File   : NOVerilog Include Directory          : ---- Target ParametersOutput File Name                   : dq024Output Format                      : NGCTarget Device                      : xc9500---- Source OptionsTop Module Name                    : dq024Automatic FSM Extraction           : YESFSM Encoding Algorithm             : AutoMux Extraction                     : YESResource Sharing                   : YES---- Target OptionsAdd IO Buffers                     : YESEquivalent register Removal        : YESMACRO Preserve                     : YESXOR Preserve                       : YES---- General OptionsOptimization Goal                  : AreaOptimization Effort                : 1Keep Hierarchy                     : YESRTL Output                         : YesHierarchy Separator                : _Bus Delimiter                      : <>Case Specifier                     : maintain---- Other Optionslso                                : dq024.lsoverilog2001                        : YESwysiwyg                            : NO==================================================================================================================================================*                          HDL Compilation                              *=========================================================================Compiling vhdl file D:/FPGA/TEST/xc_9572/d5_32e.vhd in Library work.Architecture behavioral of Entity d5_32e is up to date.Compiling vhdl file D:/FPGA/TEST/xc_9572/dq24.vhd in Library work.Entity <dq24> (Architecture <behavioral>) compiled.Compiling vhdl file D:/FPGA/TEST/xc_9572/dq024.vhd in Library work.Architecture behavioral of Entity dq024 is up to date.=========================================================================*                            HDL Analysis                               *=========================================================================Analyzing Entity <dq024> (Architecture <behavioral>).Entity <dq024> analyzed. Unit <dq024> generated.Analyzing Entity <d5_32e> (Architecture <behavioral>).Entity <d5_32e> analyzed. Unit <d5_32e> generated.Analyzing Entity <dq24> (Architecture <behavioral>).Entity <dq24> analyzed. Unit <dq24> generated.=========================================================================*                           HDL Synthesis                               *=========================================================================Synthesizing Unit <dq24>.    Related source file is D:/FPGA/TEST/xc_9572/dq24.vhd.WARNING:Xst:646 - Signal <Ret> is assigned but never used.Unit <dq24> synthesized.Synthesizing Unit <d5_32e>.    Related source file is D:/FPGA/TEST/xc_9572/d5_32e.vhd.Unit <d5_32e> synthesized.Synthesizing Unit <dq024>.    Related source file is D:/FPGA/TEST/xc_9572/dq024.vhd.WARNING:Xst:647 - Input <D<6:5>> is never used.Unit <dq024> synthesized.=========================================================================*                       Advanced HDL Synthesis                          *=========================================================================Advanced RAM inference ...Advanced multiplier inference ...Advanced Registered AddSub inference ...Dynamic shift register inference ...=========================================================================HDL Synthesis ReportFound no macro==================================================================================================================================================*                         Low Level Synthesis                           *=========================================================================Optimizing unit <dq024> ...Optimizing unit <d5_32e> ...Optimizing unit <dq24> ...=========================================================================*                            Final Report                               *=========================================================================Final ResultsRTL Top Level Output File Name     : dq024.ngrTop Level Output File Name         : dq024Output Format                      : NGCOptimization Goal                  : AreaKeep Hierarchy                     : YESTarget Technology                  : xc9500Macro Preserve                     : YESXOR Preserve                       : YESwysiwyg                            : NODesign Statistics# IOs                              : 35Cell Usage :# BELS                             : 127#      AND2                        : 58#      AND3                        : 4#      AND4                        : 6#      INV                         : 59# FlipFlops/Latches                : 24#      FDCE                        : 24# IO Buffers                       : 33#      IBUF                        : 9#      OBUF                        : 24=========================================================================CPU : 2.31 / 3.59 s | Elapsed : 2.00 / 4.00 s --> Total memory usage is 51716 kilobytes