?? traffic.tan.rpt
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; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------+------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------+------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[1] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[0] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[3] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[2] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[3] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[0] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[1] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[0] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[1] ; second[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[1] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[0] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[3] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[2] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[3] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[0] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[1] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[2] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[0] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[1] ; second[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[1] ; second[2] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[0] ; second[2] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[3] ; second[2] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[0] ; second[2] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[1] ; second[2] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[1] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[0] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[3] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[3] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[0] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; first[1] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[2] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[0] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; second[1] ; first[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[1] ; first[2] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; state[0] ; first[2] ; clk ; clk ; None ; None ; 9.000 ns ;
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