/*第一題：
      描述多數(shù)邏輯電路行為。輸入為12位的向量。如果其中1的數(shù)量超過(guò)0的數(shù)量，輸出設(shè)置為1。
      當(dāng)Data_Ready信號(hào)為1時(shí)，才對(duì)輸入數(shù)據(jù)進(jìn)行檢查。*/

module more1(in,out,data_ready);
input [12:1] in;
input data_ready;
output out;
reg out;
reg [4:1] count,i; 

always@(in or data_ready)
  begin 
    if(data_ready==1'b1)
        begin
        count=4'b0000;
        for(i=1;i<=12;i=i+1) 
                begin
                 count=count+in[i];
                end
             out=(count>4'b0110)?1:0;
        end
    else 
        out=1'b0; 
  end     
 endmodule