?? i2c.tan.rpt
字號:
; N/A ; 112.92 MHz ( period = 8.856 ns ) ; phase3 ; inner_state[1] ; clk ; clk ; None ; None ; 8.147 ns ;
; N/A ; 112.96 MHz ( period = 8.853 ns ) ; main_state[1] ; inner_state[1] ; clk ; clk ; None ; None ; 8.144 ns ;
; N/A ; 112.96 MHz ( period = 8.853 ns ) ; main_state[1] ; inner_state[2] ; clk ; clk ; None ; None ; 8.144 ns ;
; N/A ; 112.98 MHz ( period = 8.851 ns ) ; cnt_delay[6] ; main_state[0] ; clk ; clk ; None ; None ; 8.142 ns ;
; N/A ; 113.08 MHz ( period = 8.843 ns ) ; link ; sda_buf ; clk ; clk ; None ; None ; 8.134 ns ;
; N/A ; 113.20 MHz ( period = 8.834 ns ) ; cnt_delay[1] ; cnt_delay[10] ; clk ; clk ; None ; None ; 8.125 ns ;
; N/A ; 113.25 MHz ( period = 8.830 ns ) ; i2c_state[0] ; readData_reg[3] ; clk ; clk ; None ; None ; 8.121 ns ;
; N/A ; 113.46 MHz ( period = 8.814 ns ) ; cnt_delay[11] ; cnt_delay[19] ; clk ; clk ; None ; None ; 8.105 ns ;
; N/A ; 113.47 MHz ( period = 8.813 ns ) ; cnt_delay[14] ; main_state[0] ; clk ; clk ; None ; None ; 8.104 ns ;
; N/A ; 113.48 MHz ( period = 8.812 ns ) ; cnt_delay[3] ; start_delaycnt ; clk ; clk ; None ; None ; 8.103 ns ;
; N/A ; 113.56 MHz ( period = 8.806 ns ) ; cnt_delay[15] ; cnt_delay[19] ; clk ; clk ; None ; None ; 8.097 ns ;
; N/A ; 113.93 MHz ( period = 8.777 ns ) ; cnt_delay[12] ; main_state[0] ; clk ; clk ; None ; None ; 8.068 ns ;
; N/A ; 114.03 MHz ( period = 8.770 ns ) ; main_state[0] ; inner_state[0] ; clk ; clk ; None ; None ; 8.061 ns ;
; N/A ; 114.08 MHz ( period = 8.766 ns ) ; cnt_delay[13] ; cnt_delay[19] ; clk ; clk ; None ; None ; 8.057 ns ;
; N/A ; 114.36 MHz ( period = 8.744 ns ) ; cnt_delay[6] ; cnt_delay[10] ; clk ; clk ; None ; None ; 8.035 ns ;
; N/A ; 114.59 MHz ( period = 8.727 ns ) ; inner_state[2] ; i2c_state[1] ; clk ; clk ; None ; None ; 8.018 ns ;
; N/A ; 114.61 MHz ( period = 8.725 ns ) ; cnt_delay[2] ; cnt_delay[19] ; clk ; clk ; None ; None ; 8.016 ns ;
; N/A ; 114.61 MHz ( period = 8.725 ns ) ; cnt_delay[7] ; start_delaycnt ; clk ; clk ; None ; None ; 8.016 ns ;
; N/A ; 114.86 MHz ( period = 8.706 ns ) ; cnt_delay[9] ; main_state[0] ; clk ; clk ; None ; None ; 7.997 ns ;
; N/A ; 115.00 MHz ( period = 8.696 ns ) ; cnt_delay[17] ; main_state[1] ; clk ; clk ; None ; None ; 7.987 ns ;
; N/A ; 115.27 MHz ( period = 8.675 ns ) ; main_state[0] ; readData_reg[6] ; clk ; clk ; None ; None ; 7.966 ns ;
; N/A ; 115.27 MHz ( period = 8.675 ns ) ; main_state[0] ; readData_reg[4] ; clk ; clk ; None ; None ; 7.966 ns ;
; N/A ; 115.27 MHz ( period = 8.675 ns ) ; main_state[0] ; readData_reg[5] ; clk ; clk ; None ; None ; 7.966 ns ;
; N/A ; 115.54 MHz ( period = 8.655 ns ) ; cnt_delay[4] ; cnt_delay[13] ; clk ; clk ; None ; None ; 7.946 ns ;
; N/A ; 115.55 MHz ( period = 8.654 ns ) ; cnt_delay[4] ; cnt_delay[18] ; clk ; clk ; None ; None ; 7.945 ns ;
; N/A ; 115.57 MHz ( period = 8.653 ns ) ; cnt_delay[0] ; cnt_delay[17] ; clk ; clk ; None ; None ; 7.944 ns ;
; N/A ; 115.63 MHz ( period = 8.648 ns ) ; cnt_delay[4] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.939 ns ;
; N/A ; 116.06 MHz ( period = 8.616 ns ) ; cnt_delay[15] ; cnt_delay[8] ; clk ; clk ; None ; None ; 7.907 ns ;
; N/A ; 116.59 MHz ( period = 8.577 ns ) ; cnt_delay[12] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.868 ns ;
; N/A ; 116.88 MHz ( period = 8.556 ns ) ; cnt_delay[5] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.847 ns ;
; N/A ; 116.88 MHz ( period = 8.556 ns ) ; phase1 ; readData_reg[6] ; clk ; clk ; None ; None ; 7.847 ns ;
; N/A ; 116.88 MHz ( period = 8.556 ns ) ; phase1 ; readData_reg[4] ; clk ; clk ; None ; None ; 7.847 ns ;
; N/A ; 116.88 MHz ( period = 8.556 ns ) ; phase1 ; readData_reg[5] ; clk ; clk ; None ; None ; 7.847 ns ;
; N/A ; 117.05 MHz ( period = 8.543 ns ) ; cnt_delay[14] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.834 ns ;
; N/A ; 117.19 MHz ( period = 8.533 ns ) ; i2c_state[1] ; sda_buf ; clk ; clk ; None ; None ; 7.824 ns ;
; N/A ; 117.30 MHz ( period = 8.525 ns ) ; cnt_scan[1] ; phase3 ; clk ; clk ; None ; None ; 7.816 ns ;
; N/A ; 117.34 MHz ( period = 8.522 ns ) ; cnt_delay[7] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.813 ns ;
; N/A ; 117.51 MHz ( period = 8.510 ns ) ; cnt_delay[3] ; cnt_delay[13] ; clk ; clk ; None ; None ; 7.801 ns ;
; N/A ; 117.52 MHz ( period = 8.509 ns ) ; cnt_delay[3] ; cnt_delay[18] ; clk ; clk ; None ; None ; 7.800 ns ;
; N/A ; 117.61 MHz ( period = 8.503 ns ) ; cnt_delay[3] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.794 ns ;
; N/A ; 117.74 MHz ( period = 8.493 ns ) ; cnt_delay[17] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.784 ns ;
; N/A ; 117.95 MHz ( period = 8.478 ns ) ; cnt_delay[1] ; cnt_delay[17] ; clk ; clk ; None ; None ; 7.769 ns ;
; N/A ; 117.97 MHz ( period = 8.477 ns ) ; sda_buf ; main_state[0] ; clk ; clk ; None ; None ; 7.768 ns ;
; N/A ; 118.26 MHz ( period = 8.456 ns ) ; cnt_delay[2] ; cnt_delay[8] ; clk ; clk ; None ; None ; 7.747 ns ;
; N/A ; 118.37 MHz ( period = 8.448 ns ) ; main_state[1] ; readData_reg[7] ; clk ; clk ; None ; None ; 7.739 ns ;
; N/A ; 118.37 MHz ( period = 8.448 ns ) ; main_state[1] ; readData_reg[0] ; clk ; clk ; None ; None ; 7.739 ns ;
; N/A ; 118.37 MHz ( period = 8.448 ns ) ; main_state[1] ; readData_reg[1] ; clk ; clk ; None ; None ; 7.739 ns ;
; N/A ; 118.37 MHz ( period = 8.448 ns ) ; main_state[1] ; readData_reg[2] ; clk ; clk ; None ; None ; 7.739 ns ;
; N/A ; 118.48 MHz ( period = 8.440 ns ) ; cnt_delay[0] ; cnt_delay[14] ; clk ; clk ; None ; None ; 7.731 ns ;
; N/A ; 118.50 MHz ( period = 8.439 ns ) ; inner_state[2] ; inner_state[3] ; clk ; clk ; None ; None ; 7.730 ns ;
; N/A ; 118.51 MHz ( period = 8.438 ns ) ; i2c_state[2] ; inner_state[3] ; clk ; clk ; None ; None ; 7.729 ns ;
; N/A ; 118.61 MHz ( period = 8.431 ns ) ; cnt_delay[8] ; cnt_delay[19] ; clk ; clk ; None ; None ; 7.722 ns ;
; N/A ; 118.61 MHz ( period = 8.431 ns ) ; cnt_delay[15] ; start_delaycnt ; clk ; clk ; None ; None ; 7.722 ns ;
; N/A ; 118.69 MHz ( period = 8.425 ns ) ; main_state[1] ; link ; clk ; clk ; None ; None ; 7.716 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+------------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------------+------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------------+------------------+----------+
; N/A ; None ; 4.272 ns ; sda ; sda_buf ; clk ;
; N/A ; None ; 1.704 ns ; wr_input ; main_state[1] ; clk ;
; N/A ; None ; 1.298 ns ; rd_input ; main_state[1] ; clk ;
; N/A ; None ; 1.295 ns ; wr_input ; main_state[0] ; clk ;
; N/A ; None ; 1.203 ns ; wr_input ; start_delaycnt ; clk ;
; N/A ; None ; 1.122 ns ; data_in[3] ; writeData_reg[3] ; clk ;
; N/A ; None ; 0.889 ns ; rd_input ; main_state[0] ; clk ;
; N/A ; None ; 0.797 ns ; rd_input ; start_delaycnt ; clk ;
; N/A ; None ; 0.458 ns ; data_in[1] ; writeData_reg[1] ; clk ;
; N/A ; None ; -0.450 ns ; data_in[0] ; writeData_reg[0] ; clk ;
; N/A ; None ; -0.489 ns ; data_in[2] ; writeData_reg[2] ; clk ;
; N/A ; None ; -1.578 ns ; sda ; readData_reg[0] ; clk ;
+-------+--------------+------------+------------+------------------+----------+
+---------------------------------------------------------------------------------+
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