?? default.ant
字號:
// E:\FPGA\CLKGEN
// Verilog Annotation Test Bench created by
// HDL Bencher 6.1i
// Thu Apr 05 11:33:31 2007
`timescale 1ns/1ns
module wave;
UUT (
);
integer TX_FILE;
integer TX_ERROR;
always begin // Annotate outputs process
?? 快捷鍵說明
復制代碼
Ctrl + C
搜索代碼
Ctrl + F
全屏模式
F11
切換主題
Ctrl + Shift + D
顯示快捷鍵
?
增大字號
Ctrl + =
減小字號
Ctrl + -