?? adderful1.pin
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-- This is a Quartus II output file. It is for reporting purposes only, and is
-- not intended for use as a Quartus II input file. This file cannot be used
-- to make Quartus II pin assignments - for instructions on how to make pin
-- assignments, please see Quartus II help.
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---------------------------------------------------------------------------------
-- NC : No Connect. This pin has no internal connection to the device.
-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.5V).
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
-- of its bank.
-- Bank 1: 3.3V
-- Bank 2: 3.3V
-- Bank 3: 3.3V
-- Bank 4: 3.3V
-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
-- It can also be used to report unused dedicated pins. The connection
-- on the board for unused dedicated pins depends on whether this will
-- be used in a future design. One example is device migration. When
-- using device migration, refer to the device pin-tables. If it is a
-- GND pin in the pin table or if it will not be used in a future design
-- for another purpose the it MUST be connected to GND. If it is an unused
-- dedicated pin, then it can be connected to a valid signal on the board
-- (low, high, or toggling) if that signal is required for a different
-- revision of the design.
-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
-- This pin should be connected to GND. It may also be connected to a
-- valid signal on the board (low, high, or toggling) if that signal
-- is required for a different revision of the design.
-- GND* : Unused I/O pin. This pin can either be left unconnected or
-- connected to GND. Connecting this pin to GND will improve the
-- device's immunity to noise.
-- RESERVED : Unused I/O pin, which MUST be left unconnected.
-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
---------------------------------------------------------------------------------
Quartus II Version 6.0 Build 178 04/27/2006 SJ Full Version
CHIP "adderful1" ASSIGNED TO AN: EP1C12Q240C8
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
GND* : 1 : : : : 1 :
GND* : 2 : : : : 1 :
GND* : 3 : : : : 1 :
qk[9] : 4 : output : LVTTL : : 1 : N
GND* : 5 : : : : 1 :
qk[27] : 6 : output : LVTTL : : 1 : N
pk[15] : 7 : input : LVTTL : : 1 : N
GND* : 8 : : : : 1 :
VCCIO1 : 9 : power : : 3.3V : 1 :
GND : 10 : gnd : : : :
pk[2] : 11 : input : LVTTL : : 1 : N
pk[25] : 12 : input : LVTTL : : 1 : N
qk[7] : 13 : output : LVTTL : : 1 : N
pk[5] : 14 : input : LVTTL : : 1 : N
qk[18] : 15 : output : LVTTL : : 1 : N
pk[19] : 16 : input : LVTTL : : 1 : N
pk[9] : 17 : input : LVTTL : : 1 : N
pk[0] : 18 : input : LVTTL : : 1 : N
qk[20] : 19 : output : LVTTL : : 1 : N
pk[12] : 20 : input : LVTTL : : 1 : N
qk[6] : 21 : output : LVTTL : : 1 : N
VCCIO1 : 22 : power : : 3.3V : 1 :
pk[1] : 23 : input : LVTTL : : 1 : N
~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 24 : input : LVTTL : : 1 : N
DATA0 : 25 : input : : : 1 :
nCONFIG : 26 : : : : 1 :
VCCA_PLL1 : 27 : power : : 1.5V : :
GND+ : 28 : : : : 1 :
clock : 29 : input : LVTTL : : 1 : N
GNDA_PLL1 : 30 : gnd : : : :
GNDG_PLL1 : 31 : gnd : : : :
nCEO : 32 : : : : 1 :
nCE : 33 : : : : 1 :
MSEL0 : 34 : : : : 1 :
MSEL1 : 35 : : : : 1 :
DCLK : 36 : bidir : : : 1 :
~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 37 : input : LVTTL : : 1 : N
qk[1] : 38 : output : LVTTL : : 1 : N
pk[13] : 39 : input : LVTTL : : 1 : N
GND : 40 : gnd : : : :
pk[3] : 41 : input : LVTTL : : 1 : N
pk[30] : 42 : input : LVTTL : : 1 : N
qk[25] : 43 : output : LVTTL : : 1 : N
pk[23] : 44 : input : LVTTL : : 1 : N
qk[30] : 45 : output : LVTTL : : 1 : N
pk[17] : 46 : input : LVTTL : : 1 : N
pk[10] : 47 : input : LVTTL : : 1 : N
wk[0] : 48 : input : LVTTL : : 1 : N
wk[1] : 49 : input : LVTTL : : 1 : N
qk[29] : 50 : output : LVTTL : : 1 : N
VCCIO1 : 51 : power : : 3.3V : 1 :
GND : 52 : gnd : : : :
qk[22] : 53 : output : LVTTL : : 1 : N
pk[14] : 54 : input : LVTTL : : 1 : N
qk[24] : 55 : output : LVTTL : : 1 : N
GND* : 56 : : : : 1 :
qk[10] : 57 : output : LVTTL : : 1 : N
GND* : 58 : : : : 1 :
GND* : 59 : : : : 1 :
GND* : 60 : : : : 1 :
qk[19] : 61 : output : LVTTL : : 4 : N
GND* : 62 : : : : 4 :
pk[29] : 63 : input : LVTTL : : 4 : N
pk[22] : 64 : input : LVTTL : : 4 : N
pk[24] : 65 : input : LVTTL : : 4 : N
pk[28] : 66 : input : LVTTL : : 4 : N
qk[23] : 67 : output : LVTTL : : 4 : N
pk[27] : 68 : input : LVTTL : : 4 : N
GND : 69 : gnd : : : :
VCCIO4 : 70 : power : : 3.3V : 4 :
GND : 71 : gnd : : : :
VCCINT : 72 : power : : 1.5V : :
pk[21] : 73 : input : LVTTL : : 4 : N
pk[11] : 74 : input : LVTTL : : 4 : N
pk[31] : 75 : input : LVTTL : : 4 : N
qk[0] : 76 : output : LVTTL : : 4 : N
qk[26] : 77 : output : LVTTL : : 4 : N
qk[13] : 78 : output : LVTTL : : 4 : N
pk[18] : 79 : input : LVTTL : : 4 : N
GND : 80 : gnd : : : :
VCCINT : 81 : power : : 1.5V : :
qk[14] : 82 : output : LVTTL : : 4 : N
qk[11] : 83 : output : LVTTL : : 4 : N
pk[16] : 84 : input : LVTTL : : 4 : N
qk[4] : 85 : output : LVTTL : : 4 : N
pk[7] : 86 : input : LVTTL : : 4 : N
pk[26] : 87 : input : LVTTL : : 4 : N
GND* : 88 : : : : 4 :
GND : 89 : gnd : : : :
VCCINT : 90 : power : : 1.5V : :
GND : 91 : gnd : : : :
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