LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY portbin IS
   PORT(
      PBIN       : IN std_logic_vector (7 DOWNTO 0);
      RESET      : IN std_logic;
      CLK        : IN std_logic;
      PortBInLd  : IN std_logic;
      PortBInReg : OUT std_logic_vector (7 DOWNTO 0)
   );

END portbin;


ARCHITECTURE rtl OF portbin IS

   SIGNAL    PortBInRegQ : std_logic_vector(7 DOWNTO 0);
   SIGNAL    PortBInRegD : std_logic_vector(7 DOWNTO 0);


   BEGIN

	  PortBInReg <= PortBInRegQ;


      PortBInRegProc: PROCESS ( PortBInLd, PBIN, PortBInRegQ )

         BEGIN

            IF ( PortBInLd = '0')  THEN
               PortBInRegD     <= PBIN (7 DOWNTO 0);
			ELSE
               PortBInRegD     <= PortBInRegQ;
            END IF;

      END PROCESS;

      PortBInRegSynchProc: PROCESS ( RESET, CLK )

         BEGIN

            IF (RESET = '1') THEN
               PortBInRegQ     <= "00000000";
            ELSIF ( CLK'EVENT and CLK = '1')  THEN
               PortBInRegQ     <= PortBInRegD;
            END IF;

         END PROCESS;

   END rtl;