?? flip_latch.fit.rpt
字號:
+--------------+-------+------------------------+
+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |flip_latch ; 24 ; 53 ; |flip_latch ;
+----------------------------+------------+------+---------------------+
+--------------------------------------------------------------------------------------+
; Control Signals ;
+------+----------+---------+-------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+-------+--------+----------------------+------------------+
; clk ; PIN_87 ; 24 ; Clock ; yes ; On ; -- ;
+------+----------+---------+-------+--------+----------------------+------------------+
+---------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk ; PIN_87 ; 24 ; On ; -- ;
+------+----------+---------+----------------------+------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------+--------------------+
; Name ; Fan-Out ;
+------------+--------------------+
; A5[0] ; 1 ;
; A5[1] ; 1 ;
; A5[2] ; 1 ;
; A5[3] ; 1 ;
; A4[0] ; 1 ;
; A4[1] ; 1 ;
; A4[2] ; 1 ;
; A4[3] ; 1 ;
; A3[0] ; 1 ;
; A3[1] ; 1 ;
; A3[2] ; 1 ;
; A3[3] ; 1 ;
; A2[0] ; 1 ;
; A2[1] ; 1 ;
; A2[2] ; 1 ;
; A2[3] ; 1 ;
; A1[0] ; 1 ;
; A1[1] ; 1 ;
; A1[2] ; 1 ;
; A1[3] ; 1 ;
; A0[0] ; 1 ;
; A0[1] ; 1 ;
; A0[2] ; 1 ;
; A0[3] ; 1 ;
; Q0[3]~reg0 ; 1 ;
; Q5[0]~reg0 ; 1 ;
; Q5[1]~reg0 ; 1 ;
; Q5[2]~reg0 ; 1 ;
; Q5[3]~reg0 ; 1 ;
; Q4[0]~reg0 ; 1 ;
; Q4[1]~reg0 ; 1 ;
; Q4[2]~reg0 ; 1 ;
; Q4[3]~reg0 ; 1 ;
; Q3[0]~reg0 ; 1 ;
; Q3[1]~reg0 ; 1 ;
; Q3[2]~reg0 ; 1 ;
; Q3[3]~reg0 ; 1 ;
; Q2[0]~reg0 ; 1 ;
; Q2[1]~reg0 ; 1 ;
; Q2[2]~reg0 ; 1 ;
; Q2[3]~reg0 ; 1 ;
; Q1[0]~reg0 ; 1 ;
; Q1[1]~reg0 ; 1 ;
; Q1[2]~reg0 ; 1 ;
; Q1[3]~reg0 ; 1 ;
; Q0[0]~reg0 ; 1 ;
; Q0[1]~reg0 ; 1 ;
; Q0[2]~reg0 ; 1 ;
+------------+--------------------+
+------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-------------------+
; Output enables ; 0 / 6 ( 0 % ) ;
; PIA buffers ; 24 / 144 ( 16 % ) ;
+----------------------------+-------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 6.00) ; Number of LABs (Total = 2) ;
+----------------------------------------+-----------------------------+
; 0 ; 2 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 1 ;
+----------------------------------------+-----------------------------+
+----------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+------------+--------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+------------+--------+
; A ; LC1 ; clk, A0[3] ; Q0[3] ;
; A ; LC10 ; clk, A3[1] ; Q3[1] ;
; A ; LC11 ; clk, A3[2] ; Q3[2] ;
; A ; LC12 ; clk, A3[3] ; Q3[3] ;
; A ; LC16 ; clk, A2[0] ; Q2[0] ;
; A ; LC15 ; clk, A2[1] ; Q2[1] ;
; A ; LC14 ; clk, A2[2] ; Q2[2] ;
; A ; LC2 ; clk, A0[2] ; Q0[2] ;
; A ; LC3 ; clk, A0[1] ; Q0[1] ;
; A ; LC4 ; clk, A0[0] ; Q0[0] ;
; A ; LC5 ; clk, A1[3] ; Q1[3] ;
; A ; LC6 ; clk, A1[2] ; Q1[2] ;
; A ; LC7 ; clk, A1[1] ; Q1[1] ;
; A ; LC9 ; clk, A1[0] ; Q1[0] ;
; A ; LC13 ; clk, A2[3] ; Q2[3] ;
; B ; LC25 ; clk, A3[0] ; Q3[0] ;
; B ; LC24 ; clk, A4[3] ; Q4[3] ;
; B ; LC23 ; clk, A4[2] ; Q4[2] ;
; B ; LC22 ; clk, A4[1] ; Q4[1] ;
; B ; LC21 ; clk, A4[0] ; Q4[0] ;
; B ; LC20 ; clk, A5[3] ; Q5[3] ;
; B ; LC19 ; clk, A5[2] ; Q5[2] ;
; B ; LC18 ; clk, A5[1] ; Q5[1] ;
; B ; LC17 ; clk, A5[0] ; Q5[0] ;
+-----+------------+------------+--------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
Info: Processing started: Mon Jul 10 20:57:00 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off flip_latch -c flip_latch
Info: Automatically selected device EPM7064STC100-5 for design flip_latch
Info: Fitting design with smaller device may be possible, but smaller device must be specified
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Mon Jul 10 20:57:03 2006
Info: Elapsed time: 00:00:04
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