?? main.fit.rpt
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Fitter report for main
Wed Aug 02 16:41:37 2006
Version 4.2 Build 157 12/07/2004 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Input Pins
7. Output Pins
8. All Package Pins
9. Control Signals
10. Global & Other Fast Signals
11. Carry Chains
12. Cascade Chains
13. Non-Global High Fan-Out Signals
14. Peripheral Signals
15. LAB
16. Local Routing Interconnect
17. LAB External Interconnect
18. Row Interconnect
19. LAB Column Interconnect
20. LAB Column Interconnect
21. Fitter Resource Usage Summary
22. Fitter Resource Utilization by Entity
23. Delay Chain Summary
24. Pin-Out File
25. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
under Altera's Megafunction Partnership Program may be used only
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licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Fitter Summary ;
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; Fitter Status ; Successful - Wed Aug 02 16:41:37 2006 ;
; Quartus II Version ; 4.2 Build 157 12/07/2004 SJ Full Version ;
; Revision Name ; main ;
; Top-level Entity Name ; main ;
; Family ; ACEX1K ;
; Device ; EP1K10TC100-1 ;
; Timing Models ; Final ;
; Total logic elements ; 212 / 576 ( 36 % ) ;
; Total pins ; 60 / 66 ( 90 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
; Total PLLs ; 0 / 1 ( 0 % ) ;
+-----------------------+------------------------------------------+
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; Fitter Settings ;
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; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; AUTO ; ;
; Use smart compilation ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
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; Fitter Device Options ;
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; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
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; Fitter Equations ;
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The equations can be found in E:/戴仙金/資料/Verilog書/源代碼/step_motor/main/main.fit.eqn.
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; Input Pins ;
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; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+-------------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; Reset ; 89 ; -- ; -- ; 36 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Clock_8MHz ; 39 ; -- ; -- ; 23 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[16] ; 38 ; -- ; -- ; 15 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[6] ; 40 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[5] ; 90 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[4] ; 6 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[3] ; 10 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[2] ; 94 ; -- ; 19 ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[1] ; 8 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[0] ; 71 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[14] ; 93 ; -- ; 13 ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[23] ; 28 ; -- ; 20 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[10] ; 9 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[9] ; 68 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[8] ; 69 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[7] ; 7 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[13] ; 31 ; -- ; 17 ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[12] ; 5 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Acceleration[11] ; 70 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[17] ; 97 ; -- ; 23 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[7] ; 98 ; -- ; 24 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[22] ; 15 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[10] ; 34 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[4] ; 16 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[15] ; 65 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[2] ; 96 ; -- ; 22 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[0] ; 27 ; -- ; 21 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[20] ; 14 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[18] ; 64 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[13] ; 62 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[21] ; 63 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[3] ; 61 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[5] ; 32 ; -- ; 16 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[19] ; 80 ; -- ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[9] ; 77 ; -- ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[12] ; 79 ; -- ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[8] ; 99 ; -- ; 24 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[16] ; 33 ; -- ; 15 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[14] ; 13 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[6] ; 30 ; -- ; 18 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[11] ; 29 ; -- ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Step_Sum[1] ; 26 ; -- ; 23 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Initial_Speed[15] ; 19 ; C ; -- ; 0 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; Initial_Speed[14] ; 58 ; C ; -- ; 0 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
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