?? ft245_r_w.fit.rpt
字號:
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing ; Off ; Off ;
; Equivalent RAM and MLAB Paused Read Capabilities ; Care ; Care ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers -- Cyclone ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
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+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Study FPGA/FT245_R_W/FT245_R_W.pin.
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; Fitter Resource Usage Summary ;
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; Resource ; Usage ;
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; Total logic elements ; 752 / 5,980 ( 13 % ) ;
; -- Combinational with no register ; 148 ;
; -- Register only ; 310 ;
; -- Combinational with a register ; 294 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 229 ;
; -- 3 input functions ; 69 ;
; -- 2 input functions ; 100 ;
; -- 1 input functions ; 174 ;
; -- 0 input functions ; 180 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 700 ;
; -- arithmetic mode ; 52 ;
; -- qfbk mode ; 36 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 243 ;
; -- asynchronous clear/load mode ; 296 ;
; ; ;
; Total registers ; 604 / 6,523 ( 9 % ) ;
; Total LABs ; 122 / 598 ( 20 % ) ;
; Logic elements in carry chains ; 61 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 22 ;
; I/O pins ; 37 / 185 ( 20 % ) ;
; -- Clock pins ; 2 / 2 ( 100 % ) ;
; Global signals ; 8 ;
; M4Ks ; 3 / 20 ( 15 % ) ;
; Total memory bits ; 10,752 / 92,160 ( 12 % ) ;
; Total RAM block bits ; 13,824 / 92,160 ( 15 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; Average interconnect usage ; 3% ;
; Peak interconnect usage ; 5% ;
; Maximum fan-out node ; sclk ;
; Maximum fan-out ; 318 ;
; Highest non-global fan-out signal ; sld_signaltap:auto_signaltap_0|sld_signaltap_impl:sld_signaltap_body|trigger_setup_ena ;
; Highest non-global fan-out ; 86 ;
; Total fan-out ; 3037 ;
; Average fan-out ; 3.72 ;
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