`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    10:07:51 01/19/07
// Design Name:    
// Module Name:    pv
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module pv(pv_in, pv_out,clk,le,reset);
    input pv_in;
	 input clk,le;
	 input reset;

    output pv_out;

	 reg pv_out;

	 always @ (posedge clk or negedge reset)
	   begin
		 if(!reset)
		     pv_out <= 'b0;
		 else
		  if(le)
		    pv_out <= pv_in;
			 else pv_out <= pv_out;
		end



endmodule