?? sram.map.rpt
字號:
; |sram ; 241 (241) ; 0 ; 0 ; 8 ; 0 ; 241 (241) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |sram ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+-----------------------------------------------------------------------------------------------------+
; User-Specified and Inferred Latches ;
+------------------------------------------------------+---------------------+------------------------+
; Latch Name ; Latch Enable Signal ; Free of Timing Hazards ;
+------------------------------------------------------+---------------------+------------------------+
; sram~104 ; rtl~0 ; yes ;
; sram~96 ; rtl~1 ; yes ;
; sram~88 ; rtl~2 ; yes ;
; sram~112 ; rtl~3 ; yes ;
; sram~64 ; rtl~4 ; yes ;
; sram~72 ; rtl~5 ; yes ;
; sram~56 ; rtl~6 ; yes ;
; sram~80 ; rtl~7 ; yes ;
; sram~40 ; rtl~8 ; yes ;
; sram~32 ; rtl~9 ; yes ;
; sram~24 ; rtl~10 ; yes ;
; sram~48 ; rtl~11 ; yes ;
; sram~128 ; rtl~12 ; yes ;
; sram~136 ; rtl~13 ; yes ;
; sram~120 ; rtl~14 ; yes ;
; sram~144 ; rtl~15 ; yes ;
; sram~73 ; rtl~5 ; yes ;
; sram~105 ; rtl~0 ; yes ;
; sram~41 ; rtl~8 ; yes ;
; sram~137 ; rtl~13 ; yes ;
; sram~97 ; rtl~1 ; yes ;
; sram~65 ; rtl~4 ; yes ;
; sram~33 ; rtl~9 ; yes ;
; sram~129 ; rtl~12 ; yes ;
; sram~57 ; rtl~6 ; yes ;
; sram~89 ; rtl~2 ; yes ;
; sram~25 ; rtl~10 ; yes ;
; sram~121 ; rtl~14 ; yes ;
; sram~113 ; rtl~3 ; yes ;
; sram~81 ; rtl~7 ; yes ;
; sram~49 ; rtl~11 ; yes ;
; sram~145 ; rtl~15 ; yes ;
; sram~74 ; rtl~5 ; yes ;
; sram~66 ; rtl~4 ; yes ;
; sram~58 ; rtl~6 ; yes ;
; sram~82 ; rtl~7 ; yes ;
; sram~98 ; rtl~1 ; yes ;
; sram~106 ; rtl~0 ; yes ;
; sram~90 ; rtl~2 ; yes ;
; sram~114 ; rtl~3 ; yes ;
; sram~34 ; rtl~9 ; yes ;
; sram~42 ; rtl~8 ; yes ;
; sram~26 ; rtl~10 ; yes ;
; sram~50 ; rtl~11 ; yes ;
; sram~138 ; rtl~13 ; yes ;
; sram~130 ; rtl~12 ; yes ;
; sram~122 ; rtl~14 ; yes ;
; sram~146 ; rtl~15 ; yes ;
; sram~67 ; rtl~4 ; yes ;
; sram~99 ; rtl~1 ; yes ;
; sram~35 ; rtl~9 ; yes ;
; sram~131 ; rtl~12 ; yes ;
; sram~107 ; rtl~0 ; yes ;
; sram~75 ; rtl~5 ; yes ;
; sram~43 ; rtl~8 ; yes ;
; sram~139 ; rtl~13 ; yes ;
; sram~91 ; rtl~2 ; yes ;
; sram~59 ; rtl~6 ; yes ;
; sram~27 ; rtl~10 ; yes ;
; sram~123 ; rtl~14 ; yes ;
; sram~83 ; rtl~7 ; yes ;
; sram~115 ; rtl~3 ; yes ;
; sram~51 ; rtl~11 ; yes ;
; sram~147 ; rtl~15 ; yes ;
; sram~108 ; rtl~0 ; yes ;
; sram~100 ; rtl~1 ; yes ;
; sram~92 ; rtl~2 ; yes ;
; sram~116 ; rtl~3 ; yes ;
; sram~68 ; rtl~4 ; yes ;
; sram~76 ; rtl~5 ; yes ;
; sram~60 ; rtl~6 ; yes ;
; sram~84 ; rtl~7 ; yes ;
; sram~44 ; rtl~8 ; yes ;
; sram~36 ; rtl~9 ; yes ;
; sram~28 ; rtl~10 ; yes ;
; sram~52 ; rtl~11 ; yes ;
; sram~132 ; rtl~12 ; yes ;
; sram~140 ; rtl~13 ; yes ;
; sram~124 ; rtl~14 ; yes ;
; sram~148 ; rtl~15 ; yes ;
; sram~77 ; rtl~5 ; yes ;
; sram~109 ; rtl~0 ; yes ;
; sram~45 ; rtl~8 ; yes ;
; sram~141 ; rtl~13 ; yes ;
; sram~101 ; rtl~1 ; yes ;
; sram~69 ; rtl~4 ; yes ;
; sram~37 ; rtl~9 ; yes ;
; sram~133 ; rtl~12 ; yes ;
; sram~61 ; rtl~6 ; yes ;
; sram~93 ; rtl~2 ; yes ;
; sram~29 ; rtl~10 ; yes ;
; sram~125 ; rtl~14 ; yes ;
; sram~117 ; rtl~3 ; yes ;
; sram~85 ; rtl~7 ; yes ;
; sram~53 ; rtl~11 ; yes ;
; sram~149 ; rtl~15 ; yes ;
; sram~78 ; rtl~5 ; yes ;
; sram~70 ; rtl~4 ; yes ;
; sram~62 ; rtl~6 ; yes ;
; sram~86 ; rtl~7 ; yes ;
; Number of user-specified and inferred latches = 128 ; ; ;
+------------------------------------------------------+---------------------+------------------------+
Table restricted to first 100 entries. Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 0 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 0 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 0 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+----------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: Top-level Entity: |sram ;
+----------------+-------+---------------------------------------------+
; Parameter Name ; Value ; Type ;
+----------------+-------+---------------------------------------------+
; k ; 8 ; Signed Integer ;
; w ; 4 ; Signed Integer ;
+----------------+-------+---------------------------------------------+
Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings Tables in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off".
+-------------------------------+
; Analysis & Synthesis Messages ;
+-------------------------------+
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 6.1 Build 201 11/27/2006 SJ Web Edition
Info: Processing started: Sun Mar 04 10:04:13 2007
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off sram -c sram
Info: Found 2 design units, including 1 entities, in source file sram.vhd
Info: Found design unit 1: sram-behave
Info: Found entity 1: sram
Info: Elaborating entity "sram" for the top level hierarchy
Warning (10492): VHDL Process Statement warning at sram.vhd(38): signal "sram" is read inside the Process Statement but isn't in the Process Statement's sensitivity list
Info: Implemented 272 device resources after synthesis - the final resource count might be different
Info: Implemented 15 input pins
Info: Implemented 16 output pins
Info: Implemented 241 logic cells
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 1 warning
Info: Allocated 132 megabytes of memory during processing
Info: Processing ended: Sun Mar 04 10:04:19 2007
Info: Elapsed time: 00:00:06
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