?? uart.tan.rpt
字號:
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; Timing Analyzer Settings ;
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; Option ; Setting ; From ; To ; Entity Name ;
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; Device Name ; EPM1270T144C5 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
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; Clock Settings Summary ;
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; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; sel[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; sel[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; sel[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
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; Clock Setup: 'clk' ;
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; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
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; N/A ; 45.09 MHz ( period = 22.177 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|bct[1] ; clk ; clk ; None ; None ; 5.597 ns ;
; N/A ; 45.78 MHz ( period = 21.845 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|bct[2] ; clk ; clk ; None ; None ; 5.265 ns ;
; N/A ; 46.35 MHz ( period = 21.573 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|bct[3] ; clk ; clk ; None ; None ; 4.993 ns ;
; N/A ; 47.05 MHz ( period = 21.252 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|bct[0] ; clk ; clk ; None ; None ; 4.672 ns ;
; N/A ; 47.20 MHz ( period = 21.185 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[0] ; clk ; clk ; None ; None ; 4.605 ns ;
; N/A ; 47.81 MHz ( period = 20.916 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[6] ; clk ; clk ; None ; None ; 4.336 ns ;
; N/A ; 47.81 MHz ( period = 20.916 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[7] ; clk ; clk ; None ; None ; 4.336 ns ;
; N/A ; 48.00 MHz ( period = 20.833 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[8] ; clk ; clk ; None ; None ; 4.253 ns ;
; N/A ; 48.76 MHz ( period = 20.509 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[1] ; clk ; clk ; None ; None ; 3.929 ns ;
; N/A ; 48.76 MHz ( period = 20.509 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[2] ; clk ; clk ; None ; None ; 3.929 ns ;
; N/A ; 48.76 MHz ( period = 20.509 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[3] ; clk ; clk ; None ; None ; 3.929 ns ;
; N/A ; 48.76 MHz ( period = 20.509 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[4] ; clk ; clk ; None ; None ; 3.929 ns ;
; N/A ; 48.76 MHz ( period = 20.509 ns ) ; uart:inst|br_gen:inst2|ctr3[2] ; uart:inst|uart_transmitter:inst1|tsr[5] ; clk ; clk ; None ; None ; 3.929 ns ;
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