?? clock.fit.rpt
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Fitter report for clock
Sun Mar 09 21:08:09 2008
Version 5.1 Build 176 10/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Input Pins
7. Output Pins
8. All Package Pins
9. Control Signals
10. Global & Other Fast Signals
11. Non-Global High Fan-Out Signals
12. LAB
13. LAB External Interconnect
14. Row Interconnect
15. LAB Column Interconnect
16. LAB Column Interconnect
17. Fitter Resource Usage Summary
18. Fitter Resource Utilization by Entity
19. Delay Chain Summary
20. Pin-Out File
21. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
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and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Sun Mar 09 21:08:09 2008 ;
; Quartus II Version ; 5.1 Build 176 10/26/2005 SJ Full Version ;
; Revision Name ; clock ;
; Top-level Entity Name ; reg ;
; Family ; FLEX10K ;
; Device ; EPF10K10LC84-3 ;
; Timing Models ; Final ;
; Total logic elements ; 16 / 576 ( 3 % ) ;
; Total pins ; 33 / 59 ( 56 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
+-----------------------+------------------------------------------+
+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EPF10K10LC84-3 ; ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; Use smart compilation ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/EDA/EDA_code/clock/clock.fit.eqn.
+--------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; DataIn0[0] ; 84 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; lock ; 43 ; -- ; -- ; 16 ; yes ; no ; no ; no ; no ; TTL ;
; DataIn0[1] ; 2 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn0[2] ; 44 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn0[3] ; 42 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn1[0] ; 1 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn1[1] ; 24 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn1[2] ; 72 ; A ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn1[3] ; 69 ; A ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn2[0] ; 61 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn2[1] ; 18 ; A ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn2[2] ; 30 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn2[3] ; 23 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn3[0] ; 66 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn3[1] ; 21 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn3[2] ; 62 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; DataIn3[3] ; 73 ; A ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; DataOut0[0] ; 27 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut0[1] ; 28 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut0[2] ; 58 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut0[3] ; 71 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut1[0] ; 65 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut1[1] ; 67 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut1[2] ; 17 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut1[3] ; 16 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut2[0] ; 59 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut2[1] ; 19 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut2[2] ; 29 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut2[3] ; 25 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut3[0] ; 64 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut3[1] ; 22 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut3[2] ; 60 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; DataOut3[3] ; 70 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
+------------------------------------+
; All Package Pins ;
+-------+-------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+-------------+--------------+
; 1 ; DataIn1[0] ; TTL ;
; 2 ; DataIn0[1] ; TTL ;
; 3 ; GND* ; ;
; 4 ; VCC_INT ; ;
; 5 ; GND* ; ;
; 6 ; GND* ; ;
; 7 ; GND* ; ;
; 8 ; GND* ; ;
; 9 ; GND* ; ;
; 10 ; GND* ; ;
; 11 ; GND* ; ;
; 12 ; ^DATA0 ; ;
; 13 ; ^DCLK ; ;
; 14 ; ^nCE ; ;
; 15 ; #TDI ; ;
; 16 ; DataOut1[3] ; TTL ;
; 17 ; DataOut1[2] ; TTL ;
; 18 ; DataIn2[1] ; TTL ;
; 19 ; DataOut2[1] ; TTL ;
; 20 ; VCC_INT ; ;
; 21 ; DataIn3[1] ; TTL ;
; 22 ; DataOut3[1] ; TTL ;
; 23 ; DataIn2[3] ; TTL ;
; 24 ; DataIn1[1] ; TTL ;
; 25 ; DataOut2[3] ; TTL ;
; 26 ; GND_INT ; ;
; 27 ; DataOut0[0] ; TTL ;
; 28 ; DataOut0[1] ; TTL ;
; 29 ; DataOut2[2] ; TTL ;
; 30 ; DataIn2[2] ; TTL ;
; 31 ; ^MSEL0 ; ;
; 32 ; ^MSEL1 ; ;
; 33 ; VCC_INT ; ;
; 34 ; ^nCONFIG ; ;
; 35 ; GND* ; ;
; 36 ; GND* ; ;
; 37 ; GND* ; ;
; 38 ; GND* ; ;
; 39 ; GND* ; ;
; 40 ; VCC_INT ; ;
; 41 ; GND_INT ; ;
; 42 ; DataIn0[3] ; TTL ;
; 43 ; lock ; TTL ;
; 44 ; DataIn0[2] ; TTL ;
; 45 ; VCC_INT ; ;
; 46 ; GND_INT ; ;
; 47 ; GND* ; ;
; 48 ; GND* ; ;
; 49 ; GND* ; ;
; 50 ; GND* ; ;
; 51 ; GND* ; ;
; 52 ; GND* ; ;
; 53 ; GND* ; ;
; 54 ; GND* ; ;
; 55 ; ^nSTATUS ; ;
; 56 ; #TRST ; ;
; 57 ; #TMS ; ;
; 58 ; DataOut0[2] ; TTL ;
; 59 ; DataOut2[0] ; TTL ;
; 60 ; DataOut3[2] ; TTL ;
; 61 ; DataIn2[0] ; TTL ;
; 62 ; DataIn3[2] ; TTL ;
; 63 ; VCC_INT ; ;
; 64 ; DataOut3[0] ; TTL ;
; 65 ; DataOut1[0] ; TTL ;
; 66 ; DataIn3[0] ; TTL ;
; 67 ; DataOut1[1] ; TTL ;
; 68 ; GND_INT ; ;
; 69 ; DataIn1[3] ; TTL ;
; 70 ; DataOut3[3] ; TTL ;
; 71 ; DataOut0[3] ; TTL ;
; 72 ; DataIn1[2] ; TTL ;
; 73 ; DataIn3[3] ; TTL ;
; 74 ; #TDO ; ;
; 75 ; ^nCEO ; ;
; 76 ; ^CONF_DONE ; ;
; 77 ; #TCK ; ;
; 78 ; GND* ; ;
; 79 ; GND* ; ;
; 80 ; GND* ; ;
; 81 ; GND* ; ;
; 82 ; GND_INT ; ;
; 83 ; GND* ; ;
; 84 ; DataIn0[0] ; TTL ;
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