endmodule
module OBUF_LVCMOS15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_F_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_F_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_F_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_F_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_F_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_F_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_S_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_S_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_S_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_S_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_S_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS15_S_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_F_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_F_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_F_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_F_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_F_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_F_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_S_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_S_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_S_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_S_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_S_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS18_S_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_24(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_F_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_24(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVCMOS25_S_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_33(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_DV2_15(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_DV2_18(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDCI_DV2_25(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVDS(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_LVPECL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_PCI33_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_PCI66_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_PCIX(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_SSTL2_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_SSTL2_I_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_SSTL2_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_SSTL2_II_DCI(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_24(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_S_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module ORCY(O, CI, I); // synthesis syn_black_box
output O;
input CI;
input I;
endmodule
module PULLDOWN(O); // synthesis syn_black_box .noprune = 1
output O /* synthesis syn_not_a_driver = 1 */;
endmodule
module PULLUP(O); // synthesis syn_black_box .noprune = 1
output O /* synthesis syn_not_a_driver = 1 */;
endmodule
module RAM128X1S(O, A0, A1, A2, A3, A4, A5, A6, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 128'h00000000000000000000000000000000;
output O;
input A0;
input A1;
input A2;
input A3;
input A4;
input A5;
input A6;
input D;
input WCLK;
input WE;
endmodule
module RAM128X1S_1(O, A0, A1, A2, A3, A4, A5, A6, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 128'h00000000000000000000000000000000;
output O;
input A0;
input A1;
input A2;
input A3;
input A4;
input A5;
input A6;
input D;
input WCLK;
input WE;
endmodule
module RAM16X1D(DPO, SPO, A0, A1, A2, A3, D, DPRA0, DPRA1, DPRA2, DPRA3, WCLK, WE); // synthesis syn_black_box
parameter INIT = 16'h0000;
output DPO;
output SPO;
input A0;
input A1;
input A2;
input A3;
input D;
input DPRA0;
input DPRA1;
input DPRA2;
input DPRA3;
input WCLK;
input WE;
endmodule
module RAM16X1D_1(DPO, SPO, A0, A1, A2, A3, D, DPRA0, DPRA1, DPRA2, DPRA3, WCLK, WE); // synthesis syn_black_box
parameter INIT = 16'h0000;
output DPO;
output SPO;
input A0;
input A1;
input A2;
input A3;
input D;
input DPRA0;
input DPRA1;
input DPRA2;
input DPRA3;
input WCLK;
input WE;
endmodule
module RAM16X1S(O, A0, A1, A2, A3, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 16'h0000;
output O;
input A0;
input A1;
input A2;
input A3;
input D;
input WCLK;
input WE;
endmodule
module RAM16X1S_1(O, A0, A1, A2, A3, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 16'h0000;
output O;
input A0;
input A1;
input A2;
input A3;
input D;
input WCLK;
input WE;
endmodule
module RAM16X2S (O0, O1, A0, A1, A2, A3, D0, D1, WCLK, WE); // synthesis syn_black_box
parameter INIT_00 = 16'h0000;
parameter INIT_01 = 16'h0000;
output O0;
output O1;
input  A0;
input  A1;
input  A2;
input  A3;
input  D0;
input  D1;
input  WCLK;
input  WE;
endmodule
module RAM16X4S (O0, O1, O2, O3, A0, A1, A2, A3, D0, D1, D2, D3, WCLK, WE); //synthesis syn_black_box
parameter INIT_00 = 16'h0000;
parameter INIT_01 = 16'h0000;
parameter INIT_02 = 16'h0000;
parameter INIT_03 = 16'h0000;
output O0;
output O1;
output O2;
output O3;
input  A0;
input  A1;
input  A2;
input  A3;
input  D0;
input  D1;
input  D2;
input  D3;
input  WCLK;
input  WE;
endmodule
module RAM16X8S (O, A0, A1, A2, A3, D, WCLK, WE); // synthesis syn_black_box
parameter INIT_00 = 16'h0000;
parameter INIT_01 = 16'h0000;
parameter INIT_02 = 16'h0000;
parameter INIT_03 = 16'h0000;
parameter INIT_04 = 16'h0000;
parameter INIT_05 = 16'h0000;
parameter INIT_06 = 16'h0000;
parameter INIT_07 = 16'h0000;
output [7:0] O;
input  A0;
input  A1;
input  A2;
input  A3;
input  [7:0] D;
input  WCLK;
input  WE;
endmodule
module RAM32X1D(DPO, SPO, A0, A1, A2, A3, A4, D, DPRA0, DPRA1, DPRA2, DPRA3, DPRA4, WCLK, WE); // synthesis syn_black_box
parameter INIT = 32'h00000000;
output DPO;
output SPO;
input A0;
input A1;
input A2;
input A3;
input A4;
input D;
input DPRA0;
input DPRA1;
input DPRA2;
input DPRA3;
input DPRA4;
input WCLK;
input WE;
endmodule
module RAM32X1D_1(DPO, SPO, A0, A1, A2, A3, A4, D, DPRA0, DPRA1, DPRA2, DPRA3, DPRA4, WCLK, WE); // synthesis syn_black_box
parameter INIT = 32'h00000000;
output DPO;
output SPO;
input A0;
input A1;
input A2;
input A3;
input A4;
input D;
input DPRA0;
input DPRA1;
input DPRA2;
input DPRA3;
input DPRA4;
input WCLK;
input WE;
endmodule
module RAM32X1S(O, A0, A1, A2, A3, A4, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 32'h00000000;
output O;
input A0;
input A1;
input A2;
input A3;
input A4;
input D;
input WCLK;
input WE;
endmodule
module RAM32X1S_1(O, A0, A1, A2, A3, A4, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 32'h00000000;
output O;
input A0;
input A1;
input A2;
input A3;
input A4;
input D;
input WCLK;
input WE;
endmodule
module RAM32X2S (O0, O1, A0, A1, A2, A3, A4, D0, D1, WCLK, WE); // synthesis syn_black_box
parameter INIT_00 = 32'h00000000;
parameter INIT_01 = 32'h00000000;
output O0;
output O1;
input  A0;
input  A1;
input  A2;
input  A3;
input  A4;
input  D0;
input  D1;
input  WCLK;
input  WE;
endmodule
module RAM32X4S (O0, O1, O2, O3, A0, A1, A2, A3, A4, D0, D1, D2, D3, WCLK, WE); // synthesis syn_black_box
parameter INIT_00 = 32'h00000000;
parameter INIT_01 = 32'h00000000;
parameter INIT_02 = 32'h00000000;
parameter INIT_03 = 32'h00000000;
output O0;
output O1;
output O2;
output O3;
input  A0;
input  A1;
input  A2;
input  A3;
input  A4;
input  D0;
input  D1;
input  D2;
input  D3;
input  WCLK;
input  WE;
endmodule
module RAM32X8S (O, A0, A1, A2, A3, A4, D, WCLK, WE); // synthesis syn_black_box
parameter INIT_00 = 32'h00000000;
parameter INIT_01 = 32'h00000000;
parameter INIT_02 = 32'h00000000;
parameter INIT_03 = 32'h00000000;
parameter INIT_04 = 32'h00000000;
parameter INIT_05 = 32'h00000000;
parameter INIT_06 = 32'h00000000;
parameter INIT_07 = 32'h00000000;
output [7:0] O;
input  A0;
input  A1;
input  A2;
input  A3;
input  A4;
input  [7:0] D;
input  WCLK;
input  WE;
endmodule
module RAM64X1D(DPO, SPO, A0, A1, A2, A3, A4, A5, D, DPRA0, DPRA1, DPRA2, DPRA3, DPRA4, DPRA5, WCLK, WE); // synthesis syn_black_box
parameter INIT = 64'h0000000000000000;
output DPO;
output SPO;
input A0;
input A1;
input A2;
input A3;
input A4;
input A5;
input D;
input DPRA0;
input DPRA1;
input DPRA2;
input DPRA3;
input DPRA4;
input DPRA5;
input WCLK;
input WE;
endmodule
module RAM64X1D_1(DPO, SPO, A0, A1, A2, A3, A4, A5, D, DPRA0, DPRA1, DPRA2, DPRA3, DPRA4, DPRA5, WCLK, WE); // synthesis syn_black_box
parameter INIT = 64'h0000000000000000;
output DPO;
output SPO;
input A0;
input A1;
input A2;
input A3;
input A4;
input A5;
input D;
input DPRA0;
input DPRA1;
input DPRA2;
input DPRA3;
input DPRA4;
input DPRA5;
input WCLK;
input WE;
endmodule
module RAM64X1S(O, A0, A1, A2, A3, A4, A5, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 64'h0000000000000000;
output O;
input A0;
input A1;
input A2;
input A3;
input A4;
input A5;
input D;
input WCLK;
input WE;
endmodule
module RAM64X1S_1(O, A0, A1, A2, A3, A4, A5, D, WCLK, WE); // synthesis syn_black_box
parameter INIT = 64'h0000000000000000;
output O;
input A0;
input A1;
input A2;
input A3;
input A4;
input A5;
input D;
input WCLK;