module tb_p_circuit();    reg clk,rst;    reg d_in;    wire q_out;    always    begin        clk=0;        #10;        clk=1;        #10;    end        initialbegin    rst=0;    #15;    rst=1;endinitialbegind_in=1;#36;d_in=0;#20;d_in=1;#50;d_in=0;#46;d_in=1;#30;d_in=0;endp_odd_circuit tb_p_circuit(.clock(clk),.reset(rst),.D_in(d_in),.Q_out(q_out));endmodule