?? control.sat
字號:
define_design_name {control}
define_synthesis -family MAX7000
define_clock {|sysclk} -period 1000.000
define_clock {|iow} -period 1000.000
define_clock {|ior} -period 1000.000
define_clock {|wrb} -period 1000.000
define_clock {|wra} -period 1000.000
define_clock {|aleb} -period 1000.000
define_clock {|alea} -period 1000.000
log_puts {All Constraints processed!}
?? 快捷鍵說明
復制代碼
Ctrl + C
搜索代碼
Ctrl + F
全屏模式
F11
切換主題
Ctrl + Shift + D
顯示快捷鍵
?
增大字號
Ctrl + =
減小字號
Ctrl + -