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?? part2.flow.rpt

?? 基于FPGA的CPU設計 VHDL 編寫
?? RPT
字號:
Flow report for part2
Tue Aug 07 15:50:28 2007
Version 6.0 Build 178 04/27/2006 SJ Full Version


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; Table of Contents ;
---------------------
  1. Legal Notice
  2. Flow Summary
  3. Flow Settings
  4. Flow Non-Default Global Settings
  5. Flow Elapsed Time
  6. Flow Log



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; Legal Notice ;
----------------
Copyright (C) 1991-2006 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files any of the foregoing 
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without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
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+-------------------------------------------------------------------------------+
; Flow Summary                                                                  ;
+------------------------------------+------------------------------------------+
; Flow Status                        ; Successful - Tue Aug 07 15:50:28 2007    ;
; Quartus II Version                 ; 6.0 Build 178 04/27/2006 SJ Full Version ;
; Revision Name                      ; part2                                    ;
; Top-level Entity Name              ; part2                                    ;
; Family                             ; Cyclone II                               ;
; Device                             ; EP2C35F672C6                             ;
; Timing Models                      ; Final                                    ;
; Met timing requirements            ; Yes                                      ;
; Total logic elements               ; 35 / 33,216 ( < 1 % )                    ;
; Total registers                    ; 0                                        ;
; Total pins                         ; 86 / 475 ( 18 % )                        ;
; Total virtual pins                 ; 0                                        ;
; Total memory bits                  ; 256 / 483,840 ( < 1 % )                  ;
; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % )                           ;
; Total PLLs                         ; 0 / 4 ( 0 % )                            ;
+------------------------------------+------------------------------------------+


+-----------------------------------------+
; Flow Settings                           ;
+-------------------+---------------------+
; Option            ; Setting             ;
+-------------------+---------------------+
; Start date & time ; 08/07/2007 15:49:31 ;
; Main task         ; Compilation         ;
; Revision Name     ; part2               ;
+-------------------+---------------------+


+--------------------------------------------------------------------+
; Flow Non-Default Global Settings                                   ;
+-----------------+-------+---------------+-------------+------------+
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
+-----------------+-------+---------------+-------------+------------+


+-------------------------------------+
; Flow Elapsed Time                   ;
+----------------------+--------------+
; Module Name          ; Elapsed Time ;
+----------------------+--------------+
; Analysis & Synthesis ; 00:00:04     ;
; Fitter               ; 00:00:21     ;
; Assembler            ; 00:00:16     ;
; Timing Analyzer      ; 00:00:02     ;
; Total                ; 00:00:43     ;
+----------------------+--------------+


------------
; Flow Log ;
------------
quartus_map --read_settings_files=on --write_settings_files=off part2 -c part2
quartus_fit --read_settings_files=off --write_settings_files=off part2 -c part2
quartus_asm --read_settings_files=off --write_settings_files=off part2 -c part2
quartus_tan --read_settings_files=off --write_settings_files=off part2 -c part2 --timing_analysis_only



?? 快捷鍵說明

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