?? 基于狀態(tài)機和流水線技術(shù)的3des加密算法及其fpga設(shè)計-單片機技術(shù)2.htm

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      基于狀態(tài)機和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計</DIV><!--主標題-->
      <H1>基于狀態(tài)機和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計 (3)</H1><!--副標題--><!--文章屬性-->
      <DIV id=property>2006-10-02&nbsp;&nbsp;作者：<A class=member_url 
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      <DIV class=content_text id=content>ENT: 30px"&gt;經(jīng)綜合后，每個S盒只用了24個邏輯單元。
      <P></P>
      <P 
      style="TEXT-INDENT: 30px">3DES是64位分組大小的加密算法，數(shù)據(jù)線一般是8位、16位或32位，為此增加了輸入、輸出接口，這部分接口完成的功能就是串/并轉(zhuǎn)換和并/串轉(zhuǎn)換。以16位輸出接口為例，設(shè)計中將加/解密出來的數(shù)據(jù)從低位到高位在valid信號有效的情況下同時存入四個16位寄存器，再通過一個選擇器依次將數(shù)據(jù)送出。該選擇器不同于普通的多路選擇器，它是由valid信號觸發(fā)其內(nèi)的計數(shù)功能，從而依次將寄存器中數(shù)據(jù)輸出，如圖4所示。輸入接口要簡單一些，只需一個64位可移位的寄存器，在第四個16位數(shù)據(jù)到來后才將這一組64位數(shù)據(jù)送給加密模塊。這種結(jié)構(gòu)非常容易用硬件描述語言實現(xiàn)。<BR><IMG 
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      size=3>&nbsp;&nbsp;&nbsp; </FONT><SPAN class=main1>2．4 總體結(jié)構(gòu)</P>
      <P 
      style="TEXT-INDENT: 30px">通過一個密鑰控制模塊為3DES提供三個56位的密鑰以及加/解密控制信號。密鑰的輸入是28位的，所產(chǎn)生的三個56位密鑰并不是同一時間提供給3DES的，相互之間有16個時鐘的延時，這樣可以保證修改密鑰后并不影響先前流水線的工作。再加上輸入、輸出接口就構(gòu)成了該設(shè)計的總體結(jié)構(gòu)，如圖5所示。限于圖的大小，不影響理解的部分信號沒有畫出。加/解密的流程是先輸入六組28位的密鑰，然后就可以發(fā)送需要加/解密的數(shù)據(jù)了，中間可以有間斷，如果需要更改密鑰，也是先輸入改后的密鑰，再輸入數(shù)據(jù)，可實時更改，無需等到流水線中最后一組數(shù)據(jù)加/解密完成。</P>
      <P style="TEXT-INDENT: 30px">本設(shè)計在ALTERA公司的Quartus II環(huán)境下用VHDL、Verilog 
      HDL實現(xiàn)設(shè)計輸入，采用同步時鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過程中用邏輯鎖等技術(shù)進行了優(yōu)化。消耗邏輯單元16250個，設(shè)計時鐘頻率可達95.07MHz。 
      </SPAN></P></DIV>
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