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Analysis & Synthesis report for Frequency
Sat Apr 09 13:30:12 2005
Version 4.2 Build 178 01/19/2005 Service Pack 1 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Analysis & Synthesis Summary
3. Analysis & Synthesis Settings
4. Multiplexer Restructuring Statistics (Restructuring Performed)
5. WYSIWYG Cells
6. General Register Statistics
7. Hierarchy
8. Analysis & Synthesis Resource Utilization by Entity
9. Analysis & Synthesis Equations
10. Analysis & Synthesis Source Files Read
11. Analysis & Synthesis Resource Usage Summary
12. Analysis & Synthesis RAM Summary
13. Analysis & Synthesis Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
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partner, remains with Altera, the megafunction partner, or their respective
licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Analysis & Synthesis Summary ;
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; Analysis & Synthesis Status ; Successful - Sat Apr 09 13:30:12 2005 ;
; Quartus II Version ; 4.2 Build 178 01/19/2005 SP 1 SJ Full Version ;
; Revision Name ; Frequency ;
; Top-level Entity Name ; Frequency ;
; Family ; Cyclone ;
; Total logic elements ; 1,507 ;
; Total pins ; 170 ;
; Total virtual pins ; 0 ;
; Total memory bits ; 40,960 ;
; Total PLLs ; 0 ;
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; Analysis & Synthesis Settings ;
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; Option ; Setting ; Default Value ;
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; Device ; EP1C20F400C8 ; ;
; Family name ; Cyclone ; Stratix ;
; Use smart compilation ; Normal ; Normal ;
; Restructure Multiplexers ; Auto ; Auto ;
; Create Debugging Nodes for IP Cores ; off ; off ;
; Preserve fewer node names ; On ; On ;
; Disable OpenCore Plus hardware evaluation ; Off ; Off ;
; Verilog Version ; Verilog_2001 ; Verilog_2001 ;
; VHDL Version ; VHDL93 ; VHDL93 ;
; Top-level entity name ; Frequency ; Frequency ;
; State Machine Processing ; Auto ; Auto ;
; Extract Verilog State Machines ; On ; On ;
; Extract VHDL State Machines ; On ; On ;
; NOT Gate Push-Back ; On ; On ;
; Power-Up Don't Care ; On ; On ;
; Remove Redundant Logic Cells ; Off ; Off ;
; Remove Duplicate Registers ; On ; On ;
; Ignore CARRY Buffers ; Off ; Off ;
; Ignore CASCADE Buffers ; Off ; Off ;
; Ignore GLOBAL Buffers ; Off ; Off ;
; Ignore ROW GLOBAL Buffers ; Off ; Off ;
; Ignore LCELL Buffers ; Off ; Off ;
; Ignore SOFT Buffers ; On ; On ;
; Limit AHDL Integers to 32 Bits ; Off ; Off ;
; Optimization Technique -- Cyclone ; Balanced ; Balanced ;
; Carry Chain Length -- Stratix/Stratix GX/Cyclone/MAX II/Cyclone II ; 70 ; 70 ;
; Auto Carry Chains ; On ; On ;
; Auto Open-Drain Pins ; On ; On ;
; Remove Duplicate Logic ; On ; On ;
; Perform WYSIWYG Primitive Resynthesis ; Off ; Off ;
; Perform gate-level register retiming ; Off ; Off ;
; Allow register retiming to trade off Tsu/Tco with Fmax ; On ; On ;
; Auto ROM Replacement ; On ; On ;
; Auto RAM Replacement ; On ; On ;
; Auto Shift Register Replacement ; On ; On ;
; Auto Clock Enable Replacement ; On ; On ;
; Allows Synchronous Control Signal Usage in Normal Mode Logic Cells ; On ; On ;
; Auto RAM Block Balancing ; On ; On ;
; Auto Resource Sharing ; Off ; Off ;
; Allow Any RAM Size For Recognition ; Off ; Off ;
; Allow Any ROM Size For Recognition ; Off ; Off ;
; Allow Any Shift Register Size For Recognition ; Off ; Off ;
; Enable M512 Memory Blocks ; On ; On ;
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; Multiplexer Restructuring Statistics (Restructuring Performed) ;
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; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------------------------------------------+
; 2:1 ; 40 bits ; 40 LEs ; 40 LEs ; 0 LEs ; Yes ; |Frequency|INTIGRATOR_FE:inst|COSA[7] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[1][1]~491 ;
; 2:1 ; 3 bits ; 3 LEs ; 3 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[2][1]~493 ;
; 2:1 ; 4 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[3][0]~495 ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[4][0]~499 ;
; 2:1 ; 6 bits ; 6 LEs ; 6 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[5][2]~506 ;
; 2:1 ; 7 bits ; 7 LEs ; 7 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[6][1]~511 ;
; 2:1 ; 8 bits ; 8 LEs ; 8 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[7][7]~524 ;
; 2:1 ; 9 bits ; 9 LEs ; 9 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[8][3]~528 ;
; 2:1 ; 10 bits ; 10 LEs ; 10 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[9][2]~536 ;
; 2:1 ; 11 bits ; 11 LEs ; 11 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[10][10]~554 ;
; 2:1 ; 12 bits ; 12 LEs ; 12 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[11][6]~561 ;
; 2:1 ; 13 bits ; 13 LEs ; 13 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[12][11]~578 ;
; 2:1 ; 14 bits ; 14 LEs ; 14 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[13][8]~588 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[14][9]~603 ;
; 2:1 ; 16 bits ; 16 LEs ; 16 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[15][12]~621 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[16][13]~637 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[17][11]~650 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[18][2]~656 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[19][12]~681 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[20][6]~690 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[21][11]~710 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst1|sign_div_unsign:divider|alt_u_div:divider|StageOut[22][11]~725 ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[1][1]~491 ;
; 2:1 ; 3 bits ; 3 LEs ; 3 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[2][1]~493 ;
; 2:1 ; 4 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[3][1]~496 ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[4][2]~501 ;
; 2:1 ; 6 bits ; 6 LEs ; 6 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[5][0]~504 ;
; 2:1 ; 7 bits ; 7 LEs ; 7 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[6][4]~514 ;
; 2:1 ; 8 bits ; 8 LEs ; 8 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[7][5]~522 ;
; 2:1 ; 9 bits ; 9 LEs ; 9 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[8][8]~533 ;
; 2:1 ; 10 bits ; 10 LEs ; 10 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[9][5]~539 ;
; 2:1 ; 11 bits ; 11 LEs ; 11 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[10][8]~552 ;
; 2:1 ; 12 bits ; 12 LEs ; 12 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[11][5]~560 ;
; 2:1 ; 13 bits ; 13 LEs ; 13 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[12][10]~577 ;
; 2:1 ; 14 bits ; 14 LEs ; 14 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[13][12]~592 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[14][0]~594 ;
; 2:1 ; 16 bits ; 16 LEs ; 16 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[15][13]~622 ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; No ; |Frequency|lpm_divide:inst6|sign_div_unsign:divider|alt_u_div:divider|StageOut[16][2]~626 ;
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